简易逻辑分析仪
简易逻辑分析仪设计
2008年10月第10期电子测试EL ECTRONIC TEST Oct.2008No.10简易逻辑分析仪设计贾 奕,黄劲松,沈鹏程,田开坤(1湖北师范学院物理与电子科学学院 黄石 4350022湖北师范学院电工电子实验教学示范中心 黄石 435002) 摘 要:本系统是以STC89C52单片机和复杂可编程逻辑器件CPLD 的组合电路为核心,利用锁存器在时钟上升沿将输入端的数据锁存的原理,构建了一个基于实时采样和直接数据存储器存储(DMA )的简易逻辑分析仪。
系统由五部分组成:按键模块、CPLD 模块、DDS 采样时钟发生模块、L CD 显示模块、DMA 数据采集模块。
相比于市场上的逻辑分析仪,本系统结构简单,易制作,成本低,可同时测量8路T TL 信号。
本系统可以用来分析数字逻辑电路中的时序逻辑关系,本文还用该逻辑分析仪研究了51单片机对外部地址读写操作的时序,得到与单片机数据手册一致的波形时序图。
关键词:逻辑分析仪;DMA ;CPLD ;DDS 中图分类号:TP399 文献标识码:BDesign of simple logic analyzerJia Y i ,Huang Jinsong ,Shen Pengcheng ,Tian Kaikun(1College of Physics and Electronic Science ,Hubei Normal University ,Huangshi 435002,China ;2Electricaland Electronic experimental teaching centres of excellence ,Hubei Normal University ,Huangshi 4350020,China )Abstract :A simple logic analyzer based on a real 2time sampling and DMA has been designed by using STC89C52SCM and CPLD circuit as t he p rimary component s.It operates by a latch which can latch t he data coming from t he inp ut port o n t he outp ut port by means of latching t he rising edge of a clock p ulse.The system includes five basic component s :a button control mod 2ule ,t he CPLD module ,a DDS sampling clock p ulse generation module ,an L CD module ,and t he DMA pared to t he existing logic analyzer ,t he system can measure synchro 2nously 8T TL signals ,and t he circuit is simple and can be constructed easily wit h low cost s.The system can be used as a tool t hat measures t he logic relations of t he digital circuit.An ex 2ample has been given t hat shows how t he time is measured when a 51SCM reads or writes so me data to t he o ut side address ,SCM manual data are consistent wit h t he wave timing map.K eyw ords :logic analyzer ;DMA ;CPLD ;DDS测试工具与解决方案2008.100 引 言在数字电路的研究中,往往要对电路的时序进行分析,在这种情况下,很多学生或工程师通常会选择示波器,而忽略了逻辑分析仪。
什么是逻辑分析仪？逻辑分析仪的参数、使用步骤和优势
什么是逻辑分析仪？逻辑分析仪的参数、使用步骤和优势由于电路的进展是从模拟进展到数字这样的过程，因此测量工具的进展也遵循了这个挨次。
现在提到测量，首先我们想到的是示波器，尤其是一些老工程师，他们对示波器的认知度特别高。
而规律分析仪是一种新型测量工具，是随着单片机技术进展而进展起来的，特别适合单片机这类数字系统的测量分析，而通信方面的分析中，比示波器要更加便利和强大。
一个待测信号使用10MHZ采样率的规律分析仪去采集的话，假如阈值电压是1.5V，那么在测量的时候，规律分析仪就会每100ns 采集一个样点，并且超过1.5V认为是高电平(规律1)，低于1.5V认为是低电平(规律0)。
而后呢，规律分析仪会用描点法将波形连起来，工程师就可以在这个连续的波形中查看到规律分析仪还原的待测信号，从而查找特别之处。
规律分析仪和示波器都是还原信号的，示波器前端有ADC，再加上还原算法，可以实现模拟信号的还原。
而规律分析仪只针对数字信号，不需要ADC，不需要特别算法，就用最简洁的连点就可以了。
此外，示波器往往是台式的，波形显示在示波器本身的显示屏上，而规律分析仪当前大多数是和PC端的上位机软件结合的，在电脑上直接显示波形。
如图1所示，是一款规律分析仪的实物图，采样率为500M，16个通道，采样深度硬件深度为32M，经过压缩算法，最多可以实现每通道5G的存储深度，图2是规律分析仪的上位机软件。
图1规律分析仪实物图图2规律分析仪上位机软件1、规律分析仪的参数规律分析仪有三个重要参数：阈值电压、采样率和采样深度。
阈值电压：区分凹凸电平的间隔。
规律分析仪和单片机都是数字电路，它在读取外部信号的时候，多高电压识别成高电平，多高电压识别成低电平是有肯定限制的。
比如一款规律分析仪，阈值电压是：0.7~1.4V，那么当它采集外部的数字电路信号的时候，高于1.4V识别为高电平，低于0.7V识别为低电平。
采样率：每秒钟采集信号的次数。
比如一个规律分析仪的最大采样率是100M，那么也就是说他一秒钟可以采集100M个样点，即每10ns采集一个样点，并且高于阈值电压的认定为高电平，低于阈值电压的认定为低电平。
简易逻辑分析仪报告
简易逻辑分析仪摘要本系统是由单片机作为主控制器、可编程器件作为辅助控制单元来实现数字信号产生、逻辑信号采集和示波器显示。
由单片机为核心的信号发生器，实现了大范围可控频率、预设码型的信号输出；数据采集模块的输入电路中的程控迟滞比较器，提高了输入信道的抗干扰能力。
可编程器件高密度特点在本系统中的应用，大大减少了外围器件，增强了系统的可靠性。
带有LCD显示模块为用户控制提供友好的人机界面，实现了设置掉电保护功能，并支持鼠标操作和图形打印。
关键词逻辑分析仪单片机可编程器件程控迟滞比较器一、方案论证及选择方案一：利用普通的74系列移位计数器构成数字信号发生器，纯单片机方式实现逻辑分析仪。
图 1-1 方案一结构框图如图1-1所示，数字信号发生器部分，利用74系列的移位计数器的基本功能，通过拨码开关向置数端预置循环序列，通过TTL 驱动输出数字信号。
逻辑分析仪部分的门限电压由电位器控制。
这种方法单片机除了完成基本的数据分析外，还需要完成对逻辑数据的采集、存储、显示等大量控制工作。
方案二：由单片机产生数字信号序列，由另外两片单片机构成逻辑分析仪。
射随器门限 比较器电位器 调压电路单 片 机ZYX D/AD/A预 置拨码开关序列 输出数字信号发生器 简易逻辑分析100Hz 时钟键盘级联74 移位计数器 数码管图 1-2 方案二结构框图如图1-2所示，相比方案一在信号产生上方案二采用了单片机方案，数码管显示循环序列码状态，本方案用软件可以实现不同频率、更加复杂数字信号的输出。
在逻辑分析仪部分，部分的特点是双单片机结构，二者通过串口通信，下位机单片机3只负责显示，上位机单片机2通过D/A 输出程控的门限电平。
本方案解决了显示与数据采集处理不能同时工作的矛盾， 方案三利用FPGA/CPLD 的高速特点，实现系统并行工作，这是本方案相比于方案二的特色之一。
用可编程器件可以高速完成单一功能模块。
FPGA/CPLD 的使用弥补了单片机在高速采集和实时显示的弱点，使整个系统的处理能力远超过当前微控制器的水平，这使设计十分具有发挥的空间。
基于FPGA的简易逻辑分析仪的设计与仿真完整设计
目录摘要 (1)Abstract (2)前言 (3)第一章概述 (4)1.1 选题背景 (4)1.2 FPGA简介 (4)第二章设计方案 (6)2.1 设计任务和要求 (6)2.2 总体设计方案 (6)第三章系统子模块实现与仿真分析 (9)3.1 数字信号发生器实现与仿真 (9)3.1.1 数字信号发生器的软件流程图和组成框图 (9)3.1.2 带异步置位/复位的通用八位寄存器 (10)3.1.3 任意分频器 (11)3.1.4 循环移位寄存器 (12)3.1.5 数字信号发生器仿真 (13)3.2 触发电路实现与仿真 (14)3.3 存储器REGN的实现与仿真 (15)3.4 640分频器FREQ的实现与仿真 (16)3.5 存储器RAM的实现与仿真 (17)第四章系统顶层的实现与仿真 (20)4.1 系统顶层原理图 (20)4.2 系统顶层仿真图 (20)结论 (22)参考文献 (23)致谢 (24)附录 (25)逻辑分析仪是一种类似于示波器，用来分析测量数字系统的逻辑波形和逻辑关系的仪器设备。
在每个时钟到来，并且与预置的触发字逻辑状态相同时，将触发之后的数据进行储存、处理并输出显示到屏幕上。
本文采用FPGA开发器件设计一个8通道的简易逻辑分析仪，实现对输入的8路逻辑信号进行数据判断、数据存储、采集和处理，然后输出显示的功能。
其功能参数分别是采样率为100KHz，每通道存储深度为32bit。
本次设计使用FPGA（现场可编程逻辑门阵列）芯片和VHDL硬件描述语言作为主要设计方法实现8路简易逻辑分析仪。
本系统根据逻辑分析仪所要实现的各项功能分别编程设计了对应的功能模块，分别是触发模块，数据缓存模块，分频模块以及存储器模块，并分别进行了仿真验证，在此基础上，完成了系统电路的设计与仿真。
仿真结果表明，本次设计各模块都达到了所需要求，实现了各自的功能。
系统总体方案也得到了较理想的结果，本次设计方案是可行的，达到了设计要求。
简易逻辑分析仪
简易逻辑分析仪安阳⼯学院电⼦信息与电⽓⼯程学院《EDA技术》课程⼤作业题⽬：简易逻辑分析仪班级： 2011级电⼦信息⼯程⼀班评分标准：1、题⽬难易度。
10%2、设计和结论正确，分析清晰合理。
40%3、⼤作业报告阐述清晰，格式规范。
20%4、陈述清晰，回答问题正确。
30%⼤作业成绩总成绩=T+J*40%+(J+J*(X-1/N))*30%T为回答问题成绩，J为教师成绩，X为学⽣⾃评分值，N为⼩组⼈数简易逻辑分析仪1. 设计任务逻辑分析仪可以将数字系统中的脉冲信号、逻辑控制信号、总线数据甚⾄⽑刺脉冲都能同步⾼速的采集进该仪中的⾼速RAM中暂存，以备显⽰和分析。
我们所设计的简易逻辑分析仪是⼀个8通道的逻辑数据采集电路，它可以将输⼊到RAM中的计数结果通过输出线完整地按地址输出出来，其中CLK(时钟信号)，CLK_EN(时钟使能信号)，CLR(清零端)，WREN(写⼊允许控制)和DIN（7..0）（写⼊允许控制），OUTPUT(⼋位数据输出)。
预期可以将输⼊到简易逻辑分析仪中的数据可以完整的读取出来。
2.设计⽅案我们所设计的简易逻辑分析仪主要有三个功能模块构成：⼀个8位LMP_RAM0，存储1024个字节，有⼗根地址线；⼀个⼗位计数器LMP_COUNTER 和⼀个锁存器74244。
设计思路框图如下图⼀：图⼀设计思路框图3. ⽅案实施3.1、LPM计数器模块的设计⾸先打开⼀个原理图编辑窗，存盘取名为 eda1,然后建成⼯程，在进⼊本⼯程的原理图,单击Mega Wizard Plug-In Manger 管理器按钮，然后进⼊如图⼆所⽰的窗⼝,选择LPM-COUNTER模块，再选择CycloneⅢ和VHDL;⽂件名为CONT10B。
图⼆从原理图编辑窗进⼊LPM计数器编辑模块最终⽣成的计数器如图三所⽰：图三 LPM计数器模块LPM计数器模块的VHDL⽂件如下:LIBRARY ieee;USE ieee.std_logic_1164.all;LIBRARY lpm;USE lpm.all;ENTITY cnt10 ISPORT( aclr : IN STD_LOGIC ;clk_en : IN STD_LOGIC ;clock : IN STD_LOGIC ;q : OUT STD_LOGIC_VECTOR (9 DOWNTO 0)); END cnt10; ARCHITECTURE SYN OF cnt10 ISSIGNAL sub_wire0 : STD_LOGIC_VECTOR (9 DOWNTO 0);COMPONENT lpm_counterGENERIC (lpm_direction : STRING;lpm_port_updown : STRING;lpm_type : STRING;lpm_width : NATURAL);PORT (clk_en : IN STD_LOGIC ;aclr : IN STD_LOGIC ;clock : IN STD_LOGIC ;q : OUT STD_LOGIC_VECTOR (9 DOWNTO 0));END COMPONENT;BEGINq <= sub_wire0(9 DOWNTO 0);lpm_counter_component : lpm_counterGENERIC MAP (lpm_direction => "UP",lpm_port_updown => "PORT_UNUSED",lpm_type => "LPM_COUNTER",lpm_width => 10)PORT MAP (clk_en => clk_en,aclr => aclr,clock => clock,q => sub_wire0 );END SYN;3.2、LPM随机存储器模块的设计按照以上设计LPM计数器模块，再次打开Mega Wizard Plug-In Manger管理器按钮，然后进⼊如图3所⽰的窗⼝，选择RAM：1-PORT模块，再选择CycloneⅢ和VHDL，⽂件取名为RAM0。
简易逻辑分析仪的设计与实现
．
Ｔｈ ｅ ｕ ｔｏ ｓｉ ｇ ａ ｄ ａ ａｙ ｉ ｇ ｉ ｙ ｔ ｍ ｅ ｆｒ ｎ ｅ ｓ ｏ ｈ ｔｔ ｅ ａ ａｙ ｅ ａ ｉｐ ａ ｌ ａ ｎ ｅ ｒ ｓ ｌ ｆｔ ｔｎ ｎ ｎ ｌ ｚｎ ｔ ｓ ｓｅ ｐ ｒｏ ｍａ ｃ ｈ ｗｓｔ ａ ｈ ｎ ｌｚ ｒｃ ｎ ｄ ｓ ｌｙ ｃｅ ｒａ ｄ ｅ ｓ
行 采集存储 ， 制 Ｄ Ａ转换进 行波 形输 出与显示 。 控 ／ （ ） 字信 号发生 器模 块 ２数
该模块 由 ５ ５定 时器 和 移 位 寄存 器 ７ Ｌ ９ ５ ４ Ｓ ５组 成 。将 ５ ５定时器 接成 多谐 振荡器产 生矩 形波作 为 ５
选通各个通道 ， 通过软件控制对 ８ 路信号实现采集 。 信号采集之前 ， Ｌ ３４接成 电压跟随器， 将 Ｍ２ 提高输 入 阻 抗 ， 输 入 阻 抗 大 于 ５ｋ 简 化 了 硬 件 的 使 ０Ｏ，
ｓａ ｌ ｖ ｆＩＩ ． ｔｂ ｅ ｗａ ｅｏＴ Ｓ １
Ｋ ｅ ｒ ｓ： ＡＴ ９Ｓ ｓｎ ｌ ｈ ｐ； ｓｍ ｐ ｅ ｌｇｃ ａ ａｙ ｅ ；ｅ ｇ ｔｓｇ ａ ｈ ｎ ｅ ｓ ｙ ｗｏ ｄ ８ ５１ ｉ ｇｅ ｃ ｉ ｉ ｌ ｏ ｉ ｎ ｌ ｚ ｒ ｉｈ ｉｎ ｌｃ ａ ｎ ｌ
移位寄 存器 的时钟 信 号 ， 过移 位 产生 符 合 实 际要 通 求 的逻 辑 序 列 信 号 。８位 拨 码 开 关 可 以 预 置 初 始
状态。
号逻辑 分析 的功能 。系统整体 主要分 数字 信号 发生
器、 采集 与存 储 、 ／ Ｄ Ａ转 换 、 波 器 Ｘ— 示 Ｙ通 道 的控 制、 晶 显 示 等 模 块。其 系 统 整 体 框 图 如 图 １ 液
ａｅ ｅ ｔ ｆｃ ， ｈ ｎ ｏ ｇＵ ｉ ｒｔ ， ｉａ ２ ４ ０ ， ｈｎ ） ｇｍ ｎ Ｏｆ ｅ Ｓ ａ ｄ ｎ ｎｖ ｓｙ Ｗｅ ｉ ６ ２ ９ Ｃ ｉ ｉ ｅｉ ｈ ａ
简易逻辑分析仪
简易逻辑分析仪一、方案论证及选择1、系统总体框图如下：整个系统由信号发生器部分、信号调理部分、ARM软件控制部分以及输出显示部分组成。
2、数字信号发生器模块方案一：采用555定时器和可预置移位寄存器。
用两片74LS194A接成8位可预置循环移位寄存器，方波发生器提供一时钟信号给移位寄存器，预置数用8个按键接入（即循环序列），此方案简单可靠。
方案二：用PC 通过软件编程可以从并行口输出信号波形，不需要硬件电路，且设计灵活，但是不适合电子设计竞赛，并且PC体积大，携带不方便。
方案三：采用中规模FPGA，使用VHDL语言设计移位寄存器。
此方案可以实现精确定时产生信号，且信号频率可调，体积小, 但其显示电路占用资源多，这样设计出来的电路系统将大且复杂。
方案四：采用一片AT89C2051单片产生波形序列。
用单片机产生数字信号，设计简单，设置灵活，频率调节方便。
综合分析上述各方案，比较其优缺点，本系统有其固定的频率要求，故选用最简单的方案一。
3、门限电压分级部分方案一、采用单片机软件控制分级输出不同的电压值，给到比较器的反相端。
该方案简单、且输出电压精确。
方案二、用单片机产生一路PWM波，再经过两级RC低通滤波可得到直流电压，通过控制PWM波的占空比来改变电压值，达到分级效果。
该方案RC滤波得到的电压不稳定，且有纹波。
方案三、直流电源供5V电压，采用电阻、电位器进行一级一级的分压，以实现分级效果。
该方案电路复杂，且电位器调节比较难。
方案四、采用数字式电位器，由单片机结合相应的外围电路进行控制，以实现分压。
采用程控方式，得到的电压精确且稳定。
鉴于本系统软件程序较多，ARM内部仅两个DA，故选择方案四以避免使用单片机内部DA。
二、硬件部分单元电路1、数字信号发生器电路该部分采用了555定时器产生一定频率的时钟信号，通过改变滑动变阻器阻值可实现频率在一定范围内可变，定时器后接一个非门以增强后级驱动能力。
定时器产生的方波信号作为双向移位寄存器74LS194的输入时钟，利用74LS194的两个控制端（S0，S1）来产生八路可预置的循环移位逻辑信号序列。
简易逻辑分析仪设计报告
简易逻辑分析仪设计报告1.引言1.1 概述概述:简易逻辑分析仪是一种用于检测数字电路中逻辑信号的仪器，能够实时监测和分析数字电路中的信号波形和逻辑状态。
本设计报告将介绍一种基于FPGA的简易逻辑分析仪的设计方案，包括其设计原理、硬件设计和软件设计。
通过该设计，可以实现对数字电路中逻辑信号的实时观测和分析，为数字电路的调试和优化提供有力支持。
本报告将详细介绍该简易逻辑分析仪的设计过程和实现原理，以及展望未来在数字电路测试领域的应用前景。
1.2文章结构文章结构部分的内容应该是对整篇文章的结构进行简要概括，包括各个章节的主要内容和重点讨论的部分。
可以按照下面的内容编写：文章结构部分:本文主要包括三个部分，即引言、正文和结论。
在引言部分，将对简易逻辑分析仪的概述、文章结构和研究目的进行介绍。
正文部分包括设计原理、硬件设计和软件设计三个方面的内容，其中设计原理将解析简易逻辑分析仪的工作原理，硬件设计将详细介绍分析仪的硬件组成和设计要点，软件设计则会讨论分析仪的相关软件开发情况。
在结论部分，将对整个设计报告的结果进行总结、设计的优点进行分析，并对未来的发展进行展望。
整篇文章的结构清晰，内容充实，将全面展示简易逻辑分析仪的设计过程和成果。
1.3 目的本报告的目的是设计一种简易逻辑分析仪，用于对数字逻辑电路进行分析和测试。
通过该逻辑分析仪，可以实现对逻辑电路中信号的捕获、显示和分析，从而帮助工程师和技术人员更好地理解和调试数字电路。
同时，设计该逻辑分析仪旨在提高测试效率、降低成本，并且具有一定的实用性和推广性。
基于以上目的，本报告将从设计原理、硬件设计和软件设计三个方面展开介绍和分析。
2.正文2.1 设计原理设计原理部分的内容应该包括对逻辑分析仪的工作原理进行详细介绍。
这包括逻辑分析仪的基本功能和原理，例如数据采集、信号分析和显示等。
此外，还应该介绍如何通过逻辑分析仪实现对数字信号的采集、存储和分析，以及逻辑分析仪的工作流程和主要原理。
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简易逻辑分析仪
摘要
本系统基于逻辑分析仪原理，以AT89C系列单片机为核心，设计制作完成了简易逻辑分析仪。
本系统主要由数字信号发生器模块、采集存储和示波器显示模块、人机交互模块三部分组成。
基于题目要求，本系统对触发方式、信号采集存储、示波器显示波形和时间标志线、友好的人机界面等功能进行了重点设计。
经测试，各项指标均满足基本部分和发挥部分的要求，并且有些指标超出题目要求。
关键字：逻辑分析仪；单片机；液晶
Abstract：
Keywords: Signal Oscilloscope;MCU;LCM
1、 总体方案设计
1. 方案比较和选择
方案一：纯FPGA/CPLD（可带IP核）或FPGA/CPLD与单片机结合方式。
即由FPGA/CPLD产生数字序列信号，判断单、三级触发信号，设定门限电压，采集、存储、显示被测信号；由IP核实现人机交互及信号测量分析等功能；或由单片机完成IP核实现的功能。
此方案优点是速度快、精度高。
缺点是软硬件复杂、调试困难、程序不易控制、性价比极低；而且体现不出本方案的优势。
方案二：纯单片机方式。
即由多片单片机分别完成数字序列发生器，判断触发信号、数据采集、存储、显示，人机交互、门限电压设定
等功能。
优点是操作方便、软件结构清晰、控制灵活、调试容易、性价比较高。
本系统对速度的要求不是很高，所以单片机完全能够胜任。
2. 系统设计方案
本系统以三片单片机AT89C51为核心，将设计任务分解为数字信号发生器模块、采集存储和示波器显示模块、人机交互模块三部分。
其中核心和关键部分是采集存储和示波器显示模块，另外两个模块起辅助作用。
总体系统框图如图1所示。
图1
2、 电路设计与分析
1.可预置的8路数字信号发生器
本模块用于产生8路可预置的重复循环移位逻辑信号序列，输出信号为TTL电平，序列时钟频率为100Hz。
输出数字信号如图2示例所示。
图2
本模块由单片机AT89C51、D触发器74LS573和反向器74HC04等组成。
原理图如图3所示。
八路数字信号Q7~Q0通过D触发器由clock信号控制输出，这样就能保证八路数字信号和clock信号同时输出。
经测试，D触发器输出的高电平为3.5V，达不到标准TTL高电平的要求。
所以又在每一路信号的后级加了两个反向器，这样就能保证输出的高、低电平为5V和0V。
两个按键和LED用来设置预置逻辑序列信号和显示预置的序列信号。
图3
2.人机交互模块
本模块由单片机AT89C51、模拟串口键盘、汉字LCM和数摸转换器MAX506组成。
主要功能是是完成门限电压、触发方式、触发字、触发位置、时间标志线及其对应的逻辑状态等参数的设置、显示和通讯。
本模块的硬件设计比较简单，但软件设计比较复杂。
3.采集存储和示波器显示模块
本模块主要由单片机、运放、电压比较器、存储器、模数转换器等组成。
其主要功能是完成信号的调理、采集、分析和示波器显示。
本模块又可分为以下子模块：
3.1.信号调理电路
信号调理电路由双运放TL082和电压比较器MC3486组成，单路信号的输入原理图如图4所示。
输入级的运放TL082接成电压跟随器形式。
由于运放两输入端具
有“虚断”的特性，所以输入阻抗特别高，可以达到MΩ级，完全满足输入阻抗大于50KΩ的要求。
电压比较器用于适应不同逻辑电平，只要
改变Vref的值，就可以适应不同的逻辑电平。
图4
3.2.信号采集、分析电路
图5
3.3.示波器显示电路
图6
3、 软件设计
本系统硬件设计比较简单，相对的其软件处理就比较复杂。
本系统的软件可分为以下几个部分：
1.可预置的8路数字信号发生器
该部分程序用于产生可预置的8路数字信号：主程序把输入的预置序列信号和同步时钟循环输出，中断0用于指示输入预置信号状态，中断1用于选择设置哪个位。
流程图如下所示
图7主程序 图8中断0 图9中断1
2.人机交互模块
该部分程序用于键盘输入和汉字液晶显示。
主程序负责扫描键盘，
并把输入信息在液晶上显示出来。
串口中断程序负责与
图10人机交互模块软件流程图
3.采集存储和示波器显示模块
4、 系统测试分析
1. 调试方法和过程
调试时先分模块调试硬件和软件；基本调通后再把整个系统合在一起调试；当所以功能都基本实现后，再把各项性能指标提上去。
2. 测试仪器
PC机
数字多用表
Agilent逻辑分析仪54622D
绿杨双踪模拟示波器
伟福H51/S仿真器
3．8路数字信号发生器测试
测试仪器：Agilent逻辑分析仪54622D
输入序列1010101010010100010010011100101010010011输出序列1010101010010100010010011100101010010011
4．门限电压测试
5．触发条件测试
6．时间标志线及其对应时刻的状态测试
7．触发位置测试
5、 结束语
经测试，本系统完全能达到基本和发挥部分的各项性能指标。
本系统的特色在于用带汉字库的液晶显示模块显示输入信息和反馈信息，给用户提供了一个非常友好的界面，使各项操作便地简单直观。
6、 参考文献
[1] 白驹绗，雷晓平 编，《单片计算机及其应用》，电子科技大学出版社，1997.12
[2] 刘国林，殷贯西 编，《电子测量》，机械工业出版社，2003.1。