计算机组成原理之Cache模拟器的实现
电子科技大学中山学院计算机组成原理实验4Cache控制器设计实验
实验四 Cache控制器设计实验1．实验目的(1) 掌握Cache控制器的原理及其设计方法。
(2) 熟悉CPLD应用设计及EDA软件的使用。
2．实验设备PC机一台，TD-CMA实验系统一套。
3．实验原理本实验采用的地址变换是直接映像方式，这种变换方式简单而直接，硬件实现很简单，访问速度也比较快，但是块的冲突率比较高。
其主要原则是：主存中一块只能映像到Cache 的一个特定的块中。
假设主存的块号为B，Cache的块号为b，则它们之间的映像关系可以表示为：b = B mod Cb其中，Cb是Cache的块容量。
设主存的块容量为Mb，区容量为Me，则直接映像方法的关系如图4-1所示。
把主存按Cache的大小分成区，一般主存容量为Cache容量的整数倍，主存每一个分区内的块数与Cache的总块数相等。
直接映象方式只能把主存各个区中相对块号相同的那些块映像到Cache中同一块号的那个特定块中。
例如，主存的块0只能映像到Cache 的块0中，主存的块1只能映像到Cache的块1中，同样，主存区1中的块Cb（在区1中的相对块号是0）区0区1区M e-1主存储器图4-1 直接相联映像方式也只能映像到Cache的块0中。
根据上面给出的地址映像规则，整个Cache地址与主存地址的低位部分是完全相同的。
直接映像方式的地址变换过程如图4-2所示，主存地址中的块号B与Cache地址中的块号b是完全相同的。
同样，主存地址中的块内地址W与Cache地址中的块内地址w也是完全相同的，主存地址比Cache地址长出来的部分称为区号E。
区表存储器图4-2 直接相联地址变换在程序执行过程中，当要访问Cache 时，为了实现主存块号到Cache 块号的变换，需要有一个存放主存区号的小容量存储器，这个存储器的容量与Cache 的块数相等，字长为主存地址中区号E 的长度，另外再加一个有效位。
在主存地址到Cache 地址的变换过程中，首先用主存地址中的块号去访问区号存储器（按地址访问）。
计算机组成原理第三章 第6讲 Cache存储器
一、全相联的映射方式
特点：
优点：冲突概率小，Cache的利用高。 缺点：比较电路实现成本高，需要一个访问速 度很快代价高的相联存储器 适用于小容量的Cache 看动画片
应用场合：
二、直接映射方式
1、映射方法（一对多）如：
• i= j mod m • 主存第j块内容拷贝到Cache的i行 • 一般j和m都是2N级
00000010
01011000 01011001 01011001 00000010 11111111
一、全相联的映射方式
映射检索过程
1、将地址分为两部分（块号和字），在内存 块写入Cache时，同时写入块号标记； 2、CPU给出访问地址后，也将地址分为两部 分（块号和字），比较电路块号与Cache 表中的标记进行比较，相同表示命中，访 问相应单元；如果没有命中访问内存， CPU 直接访问内存，并将被访问内存的相 对应块写入Cache。
块号
三、组相联映射方式
内存地址各段涵义分析：
内存地址
tag ，
标记
组号， Cache组 地址
块内地址，
字地址
块地址，块号
播放三种映射方式下的演示动画
三、组相联映射方式
特点
V路比较器较易实现 块在组中存放有一定灵活性，冲突较少 是全相联映射和直接映射方法的折衷
应用场合
因兼顾了二者优点又尽量避免了缺点，被普 遍使用
3.6 Cache存储器
在一个程序执行期间，设Nc表示cache完成
存取的总次数，Nm表示主存完成存取的总 次数，h定义为命中率，则有 h = Nc /（Nc+Nm) 若tc表示命中时的cache访问时间，tm表示 未命中时的主存访问时间，1-h表示未命中 率，则cache/主存系统的平均访问时间ta为： ta=h * tc +（1-h) * tm
计算机组成原理之Cache模拟器的实现上课讲义
计算机组成原理之C a c h e模拟器的实现实验一 Cache模拟器的实现一.实验目的(1)加深对Cache的基本概念、基本组织结构以及基本工作原理的理解。
(2)掌握Cache容量、相联度、块大小对Cache性能的影响。
(3)掌握降低Cache不命中率的各种方法以及这些方法对提高Cache性能的好处。
(4)理解LRU与随机法的基本思想以及它们对Cache性能的影响。
二、实验内容和步骤1、启动Cachesim2.根据课本上的相关知识，进一步熟悉Cache的概念和工作机制。
Cache概念：高速缓冲存Cache工作机制：大容量主存一般采用DRAM，相对SRAM速度慢，而SRAM速度快，但价格高。
程序和数据具有局限性，即在一个较短的时间内，程序或数据往往集中在很小的存储器地址范围内。
因此，在主存和CPU之间可设置一个速度很快而容量相对较小的存储器，在其中存放CPU当前正在使用以及一个较短的时间内将要使用的程序和数据，这样，可大大加快CPU访问存储器的速度，提高机器的运行效率3、依次输入以下参数：Cache容量、块容量、映射方式、替换策略和写策略。
（1）Cache容量：启动CacheSim，提示请输入Cache容量，例如1、2、4、8......。
此处选择输入4。
（2）块容量：如下图所示，提示输入块容量，例如1、2、4、8......。
此处选择输入16。
（3）映射方式：如下图所示，提示输入主存储器和高速缓存之间的assoiativity方法（主存地址到Cache地址之间的映射方式），1代表直接映射（固定的映射关系）、2代表组相联映射（直接映射与全相联映射的折中）、3代表全相联映射（灵活性大的映射关系）。
此处选择全相联映射。
（4）替换策略：如下图所示，提示输入替换策略，1代表先进先出（First-In-First-Out,FIFO）算法、2代表近期最少使用（Least Recently Used，LRU）算法、3代表最不经常使用（Least Frequently Used，LFU）、4代表随机法（Random）。
计算机组成原理实验报告-Cache模拟器的实现
计算机组成原理实验报告-Cache模拟器的实现实验内容：1、启动CacheSim。
2、根据课本上的相关知识，进一步熟悉Cache的概念和工作机制。
3、依次输入以下参数：Cache容量、块容量、映射方式、替换策略和写策略。
Cache容量块容量映射方式替换策略写策略256KB 8 Byte 直接映射------ -------64KB 32 Byte 4路组相联 LRU -------64KB 32 Byte 4路组相联随机--------8KB 64 Byte 全相联 LRU ---------4、读取cache-traces.zip中的trace文件。
5、运行程序，观察cache的访问次数、读/写次数、平均命中率、读/写命中率。
思考：1、Cache的命中率与其容量大小有何关系？2、Cache块大小对不命中率有何影响？3、替换算法和相联度大小对不命中率有何影响？实验步骤与预习：实验步骤：1、启动CacheSim。
2、根据课本上的相关知识，进一步熟悉Cache的概念和工作机制。
3、依次输入以下参数：Cache容量、块容量、映射方式、替换策略和写策略。
4、读取cache-traces.zip中的trace文件。
5、运行程序，观察cache的访问次数、读/写次数、平均命中率、读/写命中率。
预习：Cache:高速缓冲存储器高速缓冲器是存在于主存与CPU之间的一级存储器，由静态存储芯片（SRAM)组成，容量比较小但速度比主存高得多，接近于CPU的速度。
Cache的功能是用来存放那些近期需要运行的指令与数据。
目的是提高CPU对存储器的访问速度。
工作机制：主要由三大部分组成：Cache存储器：存放由主存调入的指令与数据块。
地址转换部件：建立目录表以实现主存地址到缓存地址的转换。
替换部件：在缓存已满时按照一定的策略进行数据块替换，并修改地址转换部件。
实验结果：一般而言，cache用量越大，其cpu命中率越高，当然容量也没必要太大，当cache 容量达到一定的值时，命中率不因容量的增大而有明显的提高。
计算机体系结构cache模拟器实验报告
计算机体系结构——Cache模拟器实验实验报告姓名崔雪莹学号12281166班级计科1202班老师董岚2015年06月07日一、阅读分析附件模拟器代码 (4)1、关键参数 (4)2、关键算法 (5)二、课后习题 (8)1、习题内容 (8)2、题目分析 (8)3、计算及结果 (9)4、模拟器上实验结果检验 (11)三、整体分析 (15)1、三种映射方式对Cache效率的的影响 (15)2、block块大小与Cache容量对Cache效率的影响 (16)3、Cache容量与相连度对Cache效率的影响 (17)4、三种失效类型影响因素 (18)四、实验思考和感受 (21)1、关于模拟器的思考 (21)2、关于整个实验的思考 (22)一、阅读分析附件模拟器代码1、关键参数（1）用户可见参数：（用户通过命令行输入参数）（2）程序内部主要参数：（代码内部重要参数）2、关键算法注：这里不粘贴代码，只是进行简单的代码算法说明（1）块地址表示：注：图是我按照自己的想法自己画的，可能有些地方并不准确，望老师指正。
图中以一个例子来解释cache模拟器中block和数据地址的关系，以及和组地址和标志位的关系。
（2）Index与tag：由上面计算：index = blockaddress % NOofset index = 16 % 8 = 2tag = blockaddress / Noofset tag = 16/8 = 2以上例，字地址16为例，写成二进制为0001 0010 B，其中组数为8，又因为2^3=8，所以字地址取后3位为：index = 010 B = 2 ，取前29位为：tag = 0…0010 B = 2 。
所以，算法与理论是一致的。
（3）Valid：有效位。
当通过上述方式寻址找到了数据存放的数据块，接下来判断有效位：有效位为1，说明数据是有效的，可以从block提取数据；有效位为0，说明块里的数据是无效的，所以不能从block提取数据，出现miss，此时判断miss类型，同时需要访问内存或下一级存储，将数据放到cache里。
计算机组成原理之Cache模拟器的实现
实验一Cacｈe模拟器得实现一、实验目得(1)加深对Cａche得基本概念、基本组织结构以及基本工作原理得理解。
(2)掌握Cache容量、相联度、块大小对Ｃacｈe性能得影响。
(3)掌握降低Cacｈｅ不命中率得各种方法以及这些方法对提高Caｃhｅ性能得好处。
(４)理解ＬＲＵ与随机法得基本思想以及它们对Ｃaｃhｅ性能得影响.二、实验内容与步骤1、启动Cachesｉm2、根据课本上得相关知识,进一步熟悉Cachｅ得概念与工作机制。
Cache概念：高速缓冲存Caｃhe工作机制:大容量主存一般采用DRAM，相对SRAM速度慢，而SRAＭ速度快，但价格高。
程序与数据具有局限性,即在一个较短得时间内，程序或数据往往集中在很小得存储器地址范围内。
因此，在主存与CＰU之间可设置一个速度很快而容量相对较小得存储器,在其中存放CPU当前正在使用以及一个较短得时间内将要使用得程序与数据，这样，可大大加快CＰU访问存储器得速度，提高机器得运行效率3、依次输入以下参数：Caｃhe容量、块容量、映射方式、替换策略与写策略.（1）Cacｈｅ容量：启动CaｃhｅＳim,提示请输入Cache容量,例如１、２、4、8、、、、、、。
此处选择输入4。
（2）块容量:如下图所示,提示输入块容量，例如1、2、4、8、、、、、、。
此处选择输入１6。
（3）映射方式:如下图所示，提示输入主存储器与高速缓存之间得aｓｓｏiativiｔy方法(主存地址到Cache地址之间得映射方式）,1代表直接映射（固定得映射关系)、2代表组相联映射(直接映射与全相联映射得折中）、3代表全相联映射（灵活性大得映射关系）。
此处选择全相联映射。
（4）替换策略:如下图所示，提示输入替换策略,1代表先进先出（Fｉｒsｔ-In—Fｉｒsｔ—Oｕt，FIFO)算法、2代表近期最少使用(Lｅast RecｅntlyＵsｅd，LＲU）算法、3代表最不经常使用(Least Frequeｎtly Used，ＬFＵ)、４代表随机法(Ｒandom）。
计组实验报告
计组实验报告【实验名称】：基于MIPS的Cache设计与实现【实验目的】：通过设计、模拟和测试基于MIPS的Cache，理解和掌握Cache的基本原理和实现方法，加深对计算机组成原理的理解和应用。
【实验设备】：Xilinx ISE Design Suite 14.7、Verilog HDL仿真工具、Mars模拟器。
【实验原理】Cache是计算机系统中重要的存储器层次结构，它可以提高访问速度，降低访问延迟。
Cache是一种由高速存储器和控制电路组成的存储器，它的作用是缓存主存中最近使用过的指令和数据，当下一次需要使用这些指令和数据时，可以直接从Cache中获取，而不需要访问主存，从而提高访问速度。
计算机系统中的Cache存储器既可以用硬件实现，也可以用软件实现。
MIPS Cache包括指令Cache和数据Cache两个部分。
指令Cache用于存储CPU需要的指令，而数据Cache用于存储CPU需要的数据。
Cache中的每一个存储块叫做一个Cache 行，每一个Cache行包括若干字块，每一个字块包括若干字节。
Cache行的大小一般是2^n 个字节。
Cache使用一种叫做Cache命中的技术，通过判断当前CPU需要的数据是否在Cache中来确定是否需要访问主存。
如果当前CPU需要的数据在Cache中，则称为Cache命中，可以直接从Cache中获取数据；如果当前CPU需要的数据不在Cache中，则称为Cache未命中，需要从主存中获取数据。
Cache有三种常见的替换算法：随机替换算法、先进先出（FIFO）替换算法和最近最少使用（LRU）替换算法。
随机替换算法是最简单的方法，它实现起来比较简单，但是效率不高。
FIFO替换算法是一种比较简单的替换算法，它在实现的时候需要维护一个队列来保证替换最早进入Cache的数据，但是这种算法无法适应程序的访存局部性。
LRU替换算法是一种比较复杂的替换算法，它需要维护一个使用时间序列来记录各数据块被使用的时间，当需要替换时，选择使用时间最旧的数据块替换掉。
计算机组成原理-第4章 存储器-2(cache)
Cache的命中率与cache容量的关系
命中率 1
H
Cache容量
C
块容量与命中率
命中率
H 1
容量大
容量小 BC 块大小
例
• 设Cache的速度是主存的5倍，命中率为 95%，则采用Cache后性能提升多少？
1. 全相联映像
cache
t+c位 m= m=t+c 标记 标记
主存 第0块 第1块
第0块 第1块 … 第 2c-1 块 第 2m- 1 块 …
标记
主存地址
主存字块标记 t+c位 m= m=t+c
字块内地址 b位
“标记位”增多，比较位数增加(m位) •Cache Cache“
数值比较器
• 1位 • 2位
超前控制、流水线控制
：在当前指令执行过程尚未结束时，提前将下一 • 超前控制 超前控制：在当前指令执行过程尚未结束时，提前将下一 条准备执行的指令取出（指令预取） ：实质上是多条指令同时执行。 • 流水线控制 流水线控制：实质上是多条指令同时执行。
– 强调指令的预取和指令的并行执行。 – 必须将指令Cache和数据Cache分开
全关联 0 1 2 3 4 5 6 7 直接映象 0 1 2 3 4 5 6 7 组关联 0 1 2 3 4 5 6 7
Block Frame address
Set Set Set Set 0 1 2 3 1 1 1 1 1 1 1 1 1 1 2 2 2 2 2 2 2 2 2 2 2 2 2 2
3. 组相联映象（2 way-set-associated）
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实验一Cache模拟器的实现
一.实验目的
(1)加深对Cache的基本概念、基本组织结构以及基本工作原理的理解。
(2)掌握Cache容量、相联度、块大小对Cache性能的影响。
(3)掌握降低Cache不命中率的各种方法以及这些方法对提高Cache性能的好处。
(4)理解LRU与随机法的基本思想以及它们对Cache性能的影响。
二、实验内容和步骤
1、启动Cachesim
2.根据课本上的相关知识，进一步熟悉Cache的概念和工作机制。
Cache概念：高速缓冲存
Cache工作机制：大容量主存一般采用DRAM，相对SRAM速度慢，而SRAM速度快，但价格高。
程序和数据具有局限性，即在一个较短的时间内，程序或数据往往集中在很小的存储器地址范围内。
因此，在主存和CPU之间可设置一个速度很快而容量相对较小的存储器，在其中存放CPU当前正在使用以及一个较短的时间内将要使用的程序和数据，这样，可大大加快CPU访问存储器的速度，提高机器的运行效率
3、依次输入以下参数：Cache容量、块容量、映射方式、替换策略和写策略。
（1）Cache容量：
启动CacheSim，提示请输入Cache容量，例如1、2、4、8......。
此处选择输入4。
（2）块容量：
如下图所示，提示输入块容量，例如1、2、4、8......。
此处选择输入16。