数字电子技术集成逻辑门电路
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数字电子技术-逻辑门电路---CMOS
CMOS常用系列
电源电压VDD范围
3～15V，极限值为18V
54/74HC系列 高速CMOS
2～6V，极限值7V
54/74HCT系列 与TTL兼容的高速CMOS 5V±10%
54/74AC系列 先进CMOS
2～6V，极限值7V
54/74ACT系列 与TTL兼容的先进CMOS 5V±10%
15
3. CMOS门电路的常用系列和型号命名方法
3
表1-36 常用集成门电路
系列 CMOS
型号
名
称
CC4001 2输入四或非门
CC4002 4输入双或非门
CC4011 2输入四与非门
CC4030 四异或门
CC4049/69 六反相器
CC4071 2输入四或门
CC4073 3输入三与门
CC4078 8输入或非门
CC4086 2-2-2-2输入与或非门（可扩展）
16
4. CMOS门电路的使用注意事项
（1）闲置输入端的处理 ①严禁悬空，因为输入端悬空极易产生感应较高的静电电压，造成器件的 永久损坏。对多余的输入端，可以按功能要求接电源或接地，或者与其它输入端 并联使用。 ②不宜与有用输入端并联使用，否则会增大输入电容，降低工作速度。 ③对于相“与”关系的闲置输入端，可直接接正电源。 ④对于相“或”关系的闲置输入端，可直接接地。
截止
12
（3） CMOS与非门(NAND Gate)
负载管并联 （并联开关）
驱动管串联 （串联开关）
有0必1 全1才0
图1-30（c） CMOS与非门
该电路具有与非逻辑功能，即 Y=AB
13
2. CMOS电路的优点
（1）微功耗。 CMOS电路静态电流很小，约为纳安数量级。
数字电子技术EWB仿真实验 实验02 集成逻辑门电路逻辑功能的测试 16页
将74LS08芯片正确插入面包板，并注意 识别第1脚位置（集成块正面放置且缺口向 左，则左下角为第1脚）。按表一要求输入 高、低电平信号，测出相应的输出逻辑电平。
实物接线图
2．测试74LS32的逻辑功能
将74LS32正确插入面包板，并注意识别第 1脚位置（集成块正面放置且缺口向左，则左 下角为第1脚）。按表一要求输入高、低电平 信号，测出相应的输出逻辑电平。
3．测试74LS04的逻辑功能
将74LS04正确插入面包板，并注意识别第 1脚位置（集成块正面放置且缺口向左，则左 下角为第1脚）。按表一要求输入高、低电平 信号，测出相应的输出逻辑电平。
4．测试74LS00的逻辑功能
将74LS00芯片正确插入面包板，并注意识 别第1脚位置（集成块正面放置且缺口向左， 则左下角为第1脚）。按表一要求输入高、低 电平信号，测出相应的输出逻辑电平。
实验二 集成逻辑门电路逻辑 功能的测试
一、实验目的
1. 认识数字电子技术实验的仪器、设备及使用 方法。
2. 逐步熟悉常用的集成电路芯片。
3. 了解逻辑代数的物理意义。
二、实验仪器及设备
1. 数字逻辑实验台
2. 元器件： 74LS08（二输入端四与门） 1片
1台
74LS32（二输入端四或门）
74LS04（六反相器） 74LS00（二输入端四与非门） 74LS02（二输入端四或非门）
5．测试74LS02的逻辑功能
将74LS02芯片正确插入面包板，并注意 识别第1脚位置（集成块正面放置且缺口向左， 则左下角为第1脚）。按表一要求输入高、低 电平信号，测出相应的输出逻辑电平。
6．测试74LS86的逻辑功能
将74LS86芯片正确插入面包板，并注意识 别第1脚位置（集成块正面放置且缺口向左， 则左下角为第1脚）。按表一要求输入高、低 电平信号，测出相应的输出逻辑电平。
实物接线图
2．测试74LS32的逻辑功能
将74LS32正确插入面包板，并注意识别第 1脚位置（集成块正面放置且缺口向左，则左 下角为第1脚）。按表一要求输入高、低电平 信号，测出相应的输出逻辑电平。
3．测试74LS04的逻辑功能
将74LS04正确插入面包板，并注意识别第 1脚位置（集成块正面放置且缺口向左，则左 下角为第1脚）。按表一要求输入高、低电平 信号，测出相应的输出逻辑电平。
4．测试74LS00的逻辑功能
将74LS00芯片正确插入面包板，并注意识 别第1脚位置（集成块正面放置且缺口向左， 则左下角为第1脚）。按表一要求输入高、低 电平信号，测出相应的输出逻辑电平。
实验二 集成逻辑门电路逻辑 功能的测试
一、实验目的
1. 认识数字电子技术实验的仪器、设备及使用 方法。
2. 逐步熟悉常用的集成电路芯片。
3. 了解逻辑代数的物理意义。
二、实验仪器及设备
1. 数字逻辑实验台
2. 元器件： 74LS08（二输入端四与门） 1片
1台
74LS32（二输入端四或门）
74LS04（六反相器） 74LS00（二输入端四与非门） 74LS02（二输入端四或非门）
5．测试74LS02的逻辑功能
将74LS02芯片正确插入面包板，并注意 识别第1脚位置（集成块正面放置且缺口向左， 则左下角为第1脚）。按表一要求输入高、低 电平信号，测出相应的输出逻辑电平。
6．测试74LS86的逻辑功能
将74LS86芯片正确插入面包板，并注意识 别第1脚位置（集成块正面放置且缺口向左， 则左下角为第1脚）。按表一要求输入高、低 电平信号，测出相应的输出逻辑电平。
集成逻辑门电路实验报告
集成逻辑门电路实验报告集成逻辑门电路实验报告引言：集成逻辑门电路是现代电子技术中的重要组成部分，它可以实现数字信号的逻辑运算。
本次实验旨在通过搭建不同类型的逻辑门电路，深入理解逻辑门的原理和应用。
一、实验目的本实验的主要目的是掌握集成逻辑门电路的基本原理和应用，通过搭建不同类型的逻辑门电路，加深对数字逻辑电路的理解。
二、实验器材与仪器1. 集成逻辑门芯片（如74LS00、74LS02、74LS08等）2. 面包板3. 连接线4. 示波器5. 信号发生器三、实验步骤与结果1. 搭建与门电路首先，将74LS08芯片插入面包板中，并用连接线将芯片的输入端与信号发生器连接，输出端与示波器连接。
通过调节信号发生器的频率和幅度，观察示波器上的波形变化。
实验结果显示，当输入信号同时为高电平时，输出信号为高电平；否则，输出信号为低电平。
2. 搭建或门电路接下来，将74LS02芯片插入面包板中，并按照与门电路的搭建方式连接输入信号和输出信号。
通过改变输入信号的状态，观察输出信号的变化。
实验结果表明，只要输入信号中有一个为高电平，输出信号就为高电平；只有当所有输入信号都为低电平时，输出信号才为低电平。
3. 搭建非门电路然后，将74LS04芯片插入面包板中，并连接输入信号和输出信号。
通过改变输入信号的状态，观察输出信号的变化。
实验结果显示，当输入信号为高电平时，输出信号为低电平；当输入信号为低电平时，输出信号为高电平。
4. 搭建异或门电路最后，将74LS86芯片插入面包板中，并连接输入信号和输出信号。
通过改变输入信号的状态，观察输出信号的变化。
实验结果表明，当输入信号中只有一个为高电平时，输出信号为高电平；当输入信号中有两个或两个以上为高电平时，输出信号为低电平。
四、实验总结通过本次实验，我深入了解了集成逻辑门电路的原理和应用。
逻辑门电路是数字电子技术中的基础，广泛应用于计算机、通信等领域。
通过搭建与门、或门、非门和异或门电路，我对逻辑门的工作原理有了更加清晰的认识。
数字电子技术实验-组合逻辑电路设计
实验箱使用注意事项
学生在使用实验箱时，应注意遵守实验室规定，正确连接电源和信号线， 避免短路和过载等事故发生。
实验工具介绍
实验工具类型
数字电子技术实验中常用的实验工具包括万用表、示波器、信号 发生器和逻辑分析仪等。
实验工具功能
这些工具用于测量电路的各种参数，如电压、电流、波形等，以及 验证电路的功能和性能。
01
02
03
逻辑门
最基本的逻辑元件，如与 门、或门、非门等，用于 实现基本的逻辑运算。
触发器
用于存储一位二进制信息， 具有置位、复位和保持功 能。
寄存器
由多个触发器组成，用于 存储多位二进制信息。
组合逻辑电路的设计方法
列出真值表
根据逻辑功能，列出输入和输 出信号的所有可能取值情况。
写出表达式
根据真值表，列出输出信号的 逻辑表达式。
05 实验结果与分析
实验结果展示
实验结果一
根据给定的逻辑函数表达式，成 功设计了对应的组合逻辑电路， 实现了预期的逻辑功能。
实验结果二
通过仿真软件对所设计的组合逻 辑电路进行了仿真测试，验证了 电路的正确性和稳定性。
实验结果三
在实际硬件平台上搭建了所设计 的组合逻辑电路，经过测试，实 现了预期的逻辑功能，验证了电 路的可实现性。
路图。
确保电路图清晰易懂，标注必要 的说明和标注。
检查电路图的正确性，确保输入 与输出之间的逻辑关系正确无误。
连接电路并测试
根据逻辑电路图，正确连接各 逻辑门和输入输出端口。
检查连接无误后，进行功能测 试，验证电路是否满足设计要 求。
如果测试结果不符合预期，检 查电路连接和设计，并进行必 要的调整和修正。
数字电子技术实验-组合逻辑电路 设计
学生在使用实验箱时，应注意遵守实验室规定，正确连接电源和信号线， 避免短路和过载等事故发生。
实验工具介绍
实验工具类型
数字电子技术实验中常用的实验工具包括万用表、示波器、信号 发生器和逻辑分析仪等。
实验工具功能
这些工具用于测量电路的各种参数，如电压、电流、波形等，以及 验证电路的功能和性能。
01
02
03
逻辑门
最基本的逻辑元件，如与 门、或门、非门等，用于 实现基本的逻辑运算。
触发器
用于存储一位二进制信息， 具有置位、复位和保持功 能。
寄存器
由多个触发器组成，用于 存储多位二进制信息。
组合逻辑电路的设计方法
列出真值表
根据逻辑功能，列出输入和输 出信号的所有可能取值情况。
写出表达式
根据真值表，列出输出信号的 逻辑表达式。
05 实验结果与分析
实验结果展示
实验结果一
根据给定的逻辑函数表达式，成 功设计了对应的组合逻辑电路， 实现了预期的逻辑功能。
实验结果二
通过仿真软件对所设计的组合逻 辑电路进行了仿真测试，验证了 电路的正确性和稳定性。
实验结果三
在实际硬件平台上搭建了所设计 的组合逻辑电路，经过测试，实 现了预期的逻辑功能，验证了电 路的可实现性。
路图。
确保电路图清晰易懂，标注必要 的说明和标注。
检查电路图的正确性，确保输入 与输出之间的逻辑关系正确无误。
连接电路并测试
根据逻辑电路图，正确连接各 逻辑门和输入输出端口。
检查连接无误后，进行功能测 试，验证电路是否满足设计要 求。
如果测试结果不符合预期，检 查电路连接和设计，并进行必 要的调整和修正。
数字电子技术实验-组合逻辑电路 设计
数字电子技术与应用2集成逻辑门电路及其应用
路。 数字集成电路具有体积小，重量轻，引出线和焊接点少，寿命长，
可靠性高，性能好等优点，同时成本低，便于大规模生产。
2.1 二极管基本门电路 2.1.1晶体二极管的开关特性 数字电路中的晶体二极管、三极管和MOS管等器件一般是以 开关方式工作的，其工作状态相当于相当于开关的“接通”
与“断开”。
1.静态特性 静态特性是指二极管在导通和截止两种稳定状态下的特性。典型
表ห้องสมุดไป่ตู้
由真值表得到或门输出逻辑表达式为: Y=A+B 二极管门电路虽然很简单，但存在着严重的缺点：（1）输出电平 都比输入电平高出0.7V—电平偏离，如果将三个这种门级联（前级 的输出作为后级的输入），则最后一级的输出低电平偏离到2.1V， 已接近规定的输入的高电平，会造成逻辑混乱；（2）当输出端对
地接上负载电阻（常称为下拉负载）时，会使输出高电平降低， 即带负载能力差，严重时会造成逻辑混乱。如图2.5二极管与门电
(b) 与门逻辑符号
二极管与门电路如图2.5所示。其中A、B代表与门输入，Y代表输 出。若二极管的正向压降VD =0.7V，输入端对地的高电平、低电 平分别为VIH =+3V、VIL =0V，则可得到图2.5所示电路的输入和输
出的电平关系，见表2.1。 若按正逻辑进行赋值，即高电平用“1”表示，低电平用“0”表 示，则可将表2.1变为表2.2的与逻辑真值表。由真值表可知该电路
时间tr。一般trtrr，所以可以忽略不计。 上升时间、恢复时间都很小，基本上由二极管的制作工艺决定， 存储时间与正向电流，反向电压有关。当vi 为一矩形电压时，二 极管电流的变化过程不够陡峭（不理想），这就限制了二极管的
最高工作频率。 2.1.2 二极管门电路
我们已经知道基本逻辑关系有与、或、非三种，能实现其逻辑功
可靠性高，性能好等优点，同时成本低，便于大规模生产。
2.1 二极管基本门电路 2.1.1晶体二极管的开关特性 数字电路中的晶体二极管、三极管和MOS管等器件一般是以 开关方式工作的，其工作状态相当于相当于开关的“接通”
与“断开”。
1.静态特性 静态特性是指二极管在导通和截止两种稳定状态下的特性。典型
表ห้องสมุดไป่ตู้
由真值表得到或门输出逻辑表达式为: Y=A+B 二极管门电路虽然很简单，但存在着严重的缺点：（1）输出电平 都比输入电平高出0.7V—电平偏离，如果将三个这种门级联（前级 的输出作为后级的输入），则最后一级的输出低电平偏离到2.1V， 已接近规定的输入的高电平，会造成逻辑混乱；（2）当输出端对
地接上负载电阻（常称为下拉负载）时，会使输出高电平降低， 即带负载能力差，严重时会造成逻辑混乱。如图2.5二极管与门电
(b) 与门逻辑符号
二极管与门电路如图2.5所示。其中A、B代表与门输入，Y代表输 出。若二极管的正向压降VD =0.7V，输入端对地的高电平、低电 平分别为VIH =+3V、VIL =0V，则可得到图2.5所示电路的输入和输
出的电平关系，见表2.1。 若按正逻辑进行赋值，即高电平用“1”表示，低电平用“0”表 示，则可将表2.1变为表2.2的与逻辑真值表。由真值表可知该电路
时间tr。一般trtrr，所以可以忽略不计。 上升时间、恢复时间都很小，基本上由二极管的制作工艺决定， 存储时间与正向电流，反向电压有关。当vi 为一矩形电压时，二 极管电流的变化过程不够陡峭（不理想），这就限制了二极管的
最高工作频率。 2.1.2 二极管门电路
我们已经知道基本逻辑关系有与、或、非三种，能实现其逻辑功
数字电子技术逻辑门电路课件
F 1 0
数字电子技术-逻辑门电路
二极管与门/或门电路的缺点
（1）在多个门串接使用时，会出现低电平偏离标准数值 的情况。 （2）负载能力差。
+VCC（+5V）
R 3kΩ
D1
0V
D2
5V
D1
p
5V
D2
0.7V
+VCC（+5V） R 3kΩ
L
RL
1.4V
数字电子技术-逻辑门电路
解决办法：
将二极管与门（或门）电路和三极管非门电路组 合起来。
1
3
2T 3
Hale Waihona Puke R e21kΩ输入级
中间级
输出级
数字电子技术-逻辑门电路
TTL与非门的逻辑关系分析
1、输入全为高电平3.6V时。
T2、T3饱和导通， 由于T2饱和导通，VC2=1V。
由于T3饱和导通，输出电压为： VO=VCES3≈0.3V
T4和二极管D都截止。
实现了与非门的逻 辑功能之一： 输入全为高电平时， 输出为低电平。 A
管相当于一个闭合的开关。
D
K
V
F
IF
RL
V
F
IF
RL
数字电子技术-逻辑门电路
半导体二极管的理想开关特性
(2)加反向电压VR时，二极管截止，反向电流IS可忽略。二
极管相当于一个断开的开关。
D
K
V
R
IS
RL
V
R
RL
iD
理想二极管 伏安特性
uD
0V
数字电子技术-逻辑门电路
半导体二极管的实际开关特性
实际的硅二极管正向导通时，存在 一个0.7V的门槛电压（锗二极管为 0.3V),其伏安特性曲线为：
数字电子技术-逻辑门电路
二极管与门/或门电路的缺点
（1）在多个门串接使用时，会出现低电平偏离标准数值 的情况。 （2）负载能力差。
+VCC（+5V）
R 3kΩ
D1
0V
D2
5V
D1
p
5V
D2
0.7V
+VCC（+5V） R 3kΩ
L
RL
1.4V
数字电子技术-逻辑门电路
解决办法：
将二极管与门（或门）电路和三极管非门电路组 合起来。
1
3
2T 3
Hale Waihona Puke R e21kΩ输入级
中间级
输出级
数字电子技术-逻辑门电路
TTL与非门的逻辑关系分析
1、输入全为高电平3.6V时。
T2、T3饱和导通， 由于T2饱和导通，VC2=1V。
由于T3饱和导通，输出电压为： VO=VCES3≈0.3V
T4和二极管D都截止。
实现了与非门的逻 辑功能之一： 输入全为高电平时， 输出为低电平。 A
管相当于一个闭合的开关。
D
K
V
F
IF
RL
V
F
IF
RL
数字电子技术-逻辑门电路
半导体二极管的理想开关特性
(2)加反向电压VR时，二极管截止，反向电流IS可忽略。二
极管相当于一个断开的开关。
D
K
V
R
IS
RL
V
R
RL
iD
理想二极管 伏安特性
uD
0V
数字电子技术-逻辑门电路
半导体二极管的实际开关特性
实际的硅二极管正向导通时，存在 一个0.7V的门槛电压（锗二极管为 0.3V),其伏安特性曲线为：
数字电子技术基础-第3章课后习题答案
第3章集成逻辑门电路3-1 如图3-1a）～d）所示4个TTL门电路，A、B端输入的波形如图e）所示，试分别画出F1、F2、F3和F4的波形图。
A1A234a)b)c)d)F1F2F3F4BAe）图3-1 题3-1图解：从图3-1a）～d）可知，11F=，2F A B=+，3F A B=⊕，4F A B= ，输出波形图如图3-2所示。
F1F2F3F4AB图3-2题3-1输出波形图3-2 电路如图3-3a ）所示，输入A 、B 的电压波形如图3-3b ）所示，试画出各个门电路输出端的电压波形。
1A 23b)a)AB图3-3 题3-2图解：从图3-3a ）可知，1F AB =，2F A B =+，3F A B =⊕，输出波形如图3-4所示。
F 1F 2F 3AB图3-4 题3-2输出波形3-3在图3-5a ）所示的正逻辑与门和图b ）所示的正逻辑或门电路中，若改用负逻辑，试列出它们的逻辑真值表，并说明F 和A 、B 之间是什么逻辑关系。
b)a)图3-5 题3-3图解：（1）图3-5a ）负逻辑真值表如表3-1所示。
表3-1 与门负逻辑真值表F 与A 、B 之间相当于正逻辑的“或”操作。
（2）图3-5b ）负逻辑真值表如表3-2所示。
表3-2 或门负逻辑真值表F 与A 、B 之间相当于正逻辑的“与”操作。
3-4试说明能否将与非门、或非门和异或门当做反相器使用？如果可以，各输入端应如何连接？解：与非门、或非门和异或门经过处理以后均可以实现反相器功能。
1）与非门：将多余输入端接至高电平或与另一端并联； 2）或非门：将多余输入端接至低电平或与另一端并联；3） 异或门：将另一个输入端接高电平。
3-5为了实现图3-6所示的各TTL 门电路输出端所示的逻辑关系，请合理地将多余的输入端进行处理。
b)a)AB=A B=+A BC DABC D图3-6 题3-5图解：a ）多余输入端可以悬空，但建议接高电平或与另两个输入端的一端相连；b ）多余输入端接低电平或与另两个输入端的一端相连；c) 未用与门的两个输入端至少一端接低电平，另一端可以悬空、接高电平或接低电平；d ）未用或门的两个输入端悬空或都接高电平。
《数字电子技术基础》——集成逻辑门电路
（6）扇入扇出数。
扇入数：
--门电路输入端的个数，用NI表示。 扇出对数于：一个2输入的“或非”门，其扇入数NI＝2。
--门电路在正常工作时，
所能带同类门电路的最大数目， 它表示带负载能力。
&
IOH IIH
拉电流负载：（存在高电平下限值）。
&
N OH
I
（驱动门）
OH
I
（负载门）
IH
IIH &
...
2.2 TTL集成逻辑门电路
2.2.1 TTL与非门电路 2.2.2 TTL集电极开路门和三态门电路 2.2.3 TTL集成电路的系列产品
2.2.1 TTL与非门电路
输入级和输出级均采用晶体三极管，称为晶体三极 管-晶体三极管逻辑电路，简称TTL电路。
1.电路结构
R1
R2
R4 +UCC
A B
D1
T1 D2
T3
T2
D3
F
T4 R3
输入级 中间级 输出级
（1）输入级。
对输入变量实现“与”运算，
输入级相当于一个与门。
A
（2）中间级。
B D1
实现放大和倒相功能。向后级
提供两个相位相反的信号，分
别驱动T3、T4管。
（3）输出级。
R1 T1 D2
输入级
R2 T2
R3 中间级
R4 +UCC T3
D3 F
1.二极管的开关特性
（1）静态特性。
iD /mA
阳极
阴极
0.5 0.7 uD/V
(VT)
（a） 电路符号
（b）特性曲线
二极管当作开关来使用正是利用了二极管的单向导电性。
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33
B、当ui=UIH=3.6V时:(设T1倒置时的β为0.02) 显然从T1的
基极向下看：
射极支路的 电位为：
uB1 UIH uBE1
3.6V 0.7V
4.3V 集电极支路的电位为： uB1 uBC1 uBE2 uBE4 0.7V 0.7V 0.7V 2.1V
所以基极的电位被钳在2.1V上，出现射极不通 集电极通的现象，这就是所谓倒置使用的状态。
– 饱和区：Vbe>VT， Vbc>VT，均正向偏置；由 于Rc的存在，Ic越大，VRC也越大，因此Vce 到一定值后，基本不变。
– 反偏状态：发射结加反向电压；集电结加正向 电压。
13
分区等效电路：（NPN晶体三极管）
工作 状态
特点
条件
等效电路
发射结、集电结均反偏
截止
ib=－Icbo≈0 ic=Icbo≈0
当0.7<Vi<1.3v时，T2管的发射极电阻R3直接接地，故
T2管开始导通并处于放大状态，所以Vc2和Vo随Vi的
增高而线性地降低。但T4管仍截止。故BC段称为线性
区。
40
C、CD段(转折区)
Uth=1.4V
在该区域：uI增大到接近1.4V并继续增大时，T4开始
34
估算各级的参数：
i B1
VCC uB1 R1
5V 2.1V 4K
0.725mA
iB2 uC2
T1颠倒使用时 iB2 iC1 iB1 iB1 1(很小,约为0.02)
0.725mA 0.0145mA 0.74mA 此电流可使
uC2 uCES2 uBE4 0.3V 0.7V 1V T2和T4饱和
3V 0V 0.7V 1
0
3V 3V 3.7V 1
1
所以： Y A B
Y 0 0 0 1
17
2.1.2 二极管的或门 一、电路组成
二、工作原理 1、当uA=uB=0V，D1和D2都导通，所以:uO=-0.7V
18
优先导通
2、当uA=0V，uB=3V，D1截止，D2导通 所以: uO=2.3V
–因此，输出为高电平VOH=3.6v。
27
0.9V 0.2V
3.6V
28
• ② 当输入信号为高电平VIH=3.6v，假 设暂不考虑T1管的集电极支路，则T1 管的发射结均应导通，可能使 Vb1=VIH+0.7=4.3v。
–但是，由于Vcc经R1作用于T1管的集电 极、T2和T4管的发射结，使三个PN结必 定导通，Tb1=Vbc1+Vbe2+Vbe5=2.1v，使 T1管的所有发射结均反偏，T1管处于倒 置工作状态，T1、T2和T4管饱和导通， Vo=VoL=Vces5=0.3v， Vc2=Vces2+Vbe4=0.3+0.7=1v，T3管截止。
饱 和 区 ic(m A )
ics N
Q
ibs 放大区
i bQ
0 V ces 截止区
ib= 0
M
I cbo
Ec
V ce(V )
共射晶体三极管的伏安特性
11
• （1） 三极管输入特性 – Vce=0V时，等效为2个正向二极管的并联 – Vce>0V时，若Vbe一定，则发射电子能力一定， 而集电极又有一定的电子收集能力，因此Ib 必减小
所以iB4就可以估算出来
这个电流非常大，可使 T4工作在深度饱和状态。
36
综上所述，TTL非门输入端输入低电平， 输出即为高电平；当输入端输入高电平时， 输出为低电平，实现了非逻辑功能。
• 推拉式输出级作用：降低功耗，提高 负载能力
• 三极管射极输入级作用：提高输入电 阻
37
2. 电压传输特性和参数
26
2.工作原理
• (1)定性分析
• .① A为低电平时，T1的发射结导通，并将 T1的集电极电位钳在VIL+Vo=0.9v；
–因为T1的集电极回路电阻为R2和T2的b-c结反向 电阻之和，阻值非常大，所以T1工作在深度饱 和区，Vces1 0。
–显然，T2的发射结不导通，T2截止，Vc2为高电 平，Ve2为低电平，使T4截止，故 R2上的压降 很小，Vc2Vcc，T3管导通。
ib>ibs≈ E c 对硅管 R c
Vbe=Vbes=0.7~ 0.8V
b
ib
rbe
ic c
V ces
e
14
2.3 分立元件逻辑门电路 2.3.1 二极管的与门 一、电路组成
二、工作原理 1、当uA=uB=0V，D1和D2都导通，所以:uO=0.7V
15
优先导通
2、当uA=0V，uB=3V，D1导通，D2截止 所以: uO=0.7V
Vo=VOH=VCC
VI=VIL时，D导通，VO=VOL=0
9
2.2.2晶体三极管开关特性
• 1.稳态开关特性：
– 晶体三极管工作于截止区时，内阻很大，相 当于开关断开状态；工作于饱和区时，内阻 很低，相当于开关接通状态。
• 输入控制信号Vi为矩形电压脉冲，电源电 压Ec，负载电阻Rc
10
三极管开关电路
3、当uA=3V，uB=0V，D1导通，D2截止 所以: uO=2.3V
4、当uA=uB=3V，D1和D2都导通，所以:uO=2.3V
19
三、逻辑关系
• 按正逻辑约定
• 设(VH)MIN=2.4V，(VL)MAX=0.8V
uA
uB
uO
ABY
0V 0V -0.7V
000
0V 3V 2.3V
011
3V 0V 2.3V
返回
2
3
逻辑电平电平VIH – 输出高电平VOH
• 低电平VL：小于给定电平值的电压范围
– 输入低电平VIL – 输出低电平VOL • 逻辑“0”和逻辑“1”对应的电压范围宽，因此 在数字电路中，对电子元件、器件参数精度的 要求及其电源的稳定度的要求比模拟电路要低。
29
2.1V 4.3V
3.6V
1V 0.7V
0.3V
30
(2) 定量分析
A、当ui=UIL=0.2V时：
i B1
VCC uBE1 R1
5V 0.7V 4K
1.1mA
31
由于T1集电极回路电阻是R2和T2的b-c结反向
电阻之和，阻值很大，因此T1管处于深度饱和状态。
其饱和电压为：
uCE1 UCES1 0V
24
三极管工作于倒置工作状态
• 三极管工作于倒置工作状态
– 条件： VB>VC，电流从B流向C – 此时三极管的放大倍数很小
25
2.4 TTL集成逻辑门电路 2.4.1 TTL反相器 一、电路组成及工作原理 1. 电路组成
（Transister-Transister-Logic的缩写）
输入级 中间级 输出级
3、当uA=3V，uB=0V，D1截止，D2导通 所以: uO=0.7V
4、当uA=uB=3V，D1和D2都导通，所以:uO=3.7V
16
三、逻辑关系
• 按正逻辑约定
• 设(VIH)MIN=2.4V， (VIL)MAX=0.8V
uA
uB
uO
AB
0V 0V 0.7V 0 0
0V 3V 0.7V 0 1
– 另一类为MOS集成电路， 其有源器件采用金属—氧 化物—半导体场效应管，它又可分为NMOS、 PMOS和CMOS等几种类型。
5
• 目前数字系统中普遍使用TTL和CMOS集 成电路。
– TTL集成电路工作速度高、 驱动能力强，但 功耗大、集成度低；
– CMOS集成电路集成度高、功耗低。
• 超大规模集成电路基本上都是MOS集成电路， 其缺点是工作速度略低。目前已生产了 BiCMOS器件，它由双极型晶体管电路和MOS 型集成电路构成，能够充分发挥两种电路的优 势， 缺点是制造工艺复杂。
Vce≈Ec
Vbe<VT 对硅管
VT≈0.5V
c Icbo
b e
放大
发射结正偏，集电结反偏 ic=βib Vce=Ec－icRc
0<ib<ibs 对硅管
Vbe=0.6~0.7V
b+
－
V bes
+
c
－
V ces
e
发射结、集电结均正偏
饱和
ic=ics≈ Vce=Vces
Ec Rc
对硅管 Vces≈0.1~0.3V
6
小规模集成电路(SSI-Small Scale Integration)， 每片 组件内包含10~100个元件(或10~20个等效门)。
中规模集成电路(MSI-Medium Scale Integration)，每 片组件内含100~1000个元件(或20~100个等效门)。
大规模集成电路(LSI-Large Scale Integration)， 每片 组件内含1000~100 000个元件(或100~1000个等效门)。
• 截止条件及特点 条件： VD<0.7V 特点：相当于完全断开的开关
8
利用二极管的单项导电性，相当于一个受外加 电压极性控制的开关。如图示：
Vcc 假定：VIH=VCC,VIL=0
R 二极管D的正向电阻为0，反向电阻为
（在数字电路中，为便于分析，取单一值：硅管0.7V，锗
VI
D S
管0.3V）
Vo 则当VI=VIH时，D截止，
101
3V 3V 2.3V
111
所以： Y A B 20
2.1.3 三极管的非门 一、电路组成
21
二、工作原理 1、当uA=0V，三极管截止，所以： uO=5V 2、当uA=3V，三极管饱和导通，所以：uO=0.3V
B、当ui=UIH=3.6V时:(设T1倒置时的β为0.02) 显然从T1的
基极向下看：
射极支路的 电位为：
uB1 UIH uBE1
3.6V 0.7V
4.3V 集电极支路的电位为： uB1 uBC1 uBE2 uBE4 0.7V 0.7V 0.7V 2.1V
所以基极的电位被钳在2.1V上，出现射极不通 集电极通的现象，这就是所谓倒置使用的状态。
– 饱和区：Vbe>VT， Vbc>VT，均正向偏置；由 于Rc的存在，Ic越大，VRC也越大，因此Vce 到一定值后，基本不变。
– 反偏状态：发射结加反向电压；集电结加正向 电压。
13
分区等效电路：（NPN晶体三极管）
工作 状态
特点
条件
等效电路
发射结、集电结均反偏
截止
ib=－Icbo≈0 ic=Icbo≈0
当0.7<Vi<1.3v时，T2管的发射极电阻R3直接接地，故
T2管开始导通并处于放大状态，所以Vc2和Vo随Vi的
增高而线性地降低。但T4管仍截止。故BC段称为线性
区。
40
C、CD段(转折区)
Uth=1.4V
在该区域：uI增大到接近1.4V并继续增大时，T4开始
34
估算各级的参数：
i B1
VCC uB1 R1
5V 2.1V 4K
0.725mA
iB2 uC2
T1颠倒使用时 iB2 iC1 iB1 iB1 1(很小,约为0.02)
0.725mA 0.0145mA 0.74mA 此电流可使
uC2 uCES2 uBE4 0.3V 0.7V 1V T2和T4饱和
3V 0V 0.7V 1
0
3V 3V 3.7V 1
1
所以： Y A B
Y 0 0 0 1
17
2.1.2 二极管的或门 一、电路组成
二、工作原理 1、当uA=uB=0V，D1和D2都导通，所以:uO=-0.7V
18
优先导通
2、当uA=0V，uB=3V，D1截止，D2导通 所以: uO=2.3V
–因此，输出为高电平VOH=3.6v。
27
0.9V 0.2V
3.6V
28
• ② 当输入信号为高电平VIH=3.6v，假 设暂不考虑T1管的集电极支路，则T1 管的发射结均应导通，可能使 Vb1=VIH+0.7=4.3v。
–但是，由于Vcc经R1作用于T1管的集电 极、T2和T4管的发射结，使三个PN结必 定导通，Tb1=Vbc1+Vbe2+Vbe5=2.1v，使 T1管的所有发射结均反偏，T1管处于倒 置工作状态，T1、T2和T4管饱和导通， Vo=VoL=Vces5=0.3v， Vc2=Vces2+Vbe4=0.3+0.7=1v，T3管截止。
饱 和 区 ic(m A )
ics N
Q
ibs 放大区
i bQ
0 V ces 截止区
ib= 0
M
I cbo
Ec
V ce(V )
共射晶体三极管的伏安特性
11
• （1） 三极管输入特性 – Vce=0V时，等效为2个正向二极管的并联 – Vce>0V时，若Vbe一定，则发射电子能力一定， 而集电极又有一定的电子收集能力，因此Ib 必减小
所以iB4就可以估算出来
这个电流非常大，可使 T4工作在深度饱和状态。
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综上所述，TTL非门输入端输入低电平， 输出即为高电平；当输入端输入高电平时， 输出为低电平，实现了非逻辑功能。
• 推拉式输出级作用：降低功耗，提高 负载能力
• 三极管射极输入级作用：提高输入电 阻
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2. 电压传输特性和参数
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2.工作原理
• (1)定性分析
• .① A为低电平时，T1的发射结导通，并将 T1的集电极电位钳在VIL+Vo=0.9v；
–因为T1的集电极回路电阻为R2和T2的b-c结反向 电阻之和，阻值非常大，所以T1工作在深度饱 和区，Vces1 0。
–显然，T2的发射结不导通，T2截止，Vc2为高电 平，Ve2为低电平，使T4截止，故 R2上的压降 很小，Vc2Vcc，T3管导通。
ib>ibs≈ E c 对硅管 R c
Vbe=Vbes=0.7~ 0.8V
b
ib
rbe
ic c
V ces
e
14
2.3 分立元件逻辑门电路 2.3.1 二极管的与门 一、电路组成
二、工作原理 1、当uA=uB=0V，D1和D2都导通，所以:uO=0.7V
15
优先导通
2、当uA=0V，uB=3V，D1导通，D2截止 所以: uO=0.7V
Vo=VOH=VCC
VI=VIL时，D导通，VO=VOL=0
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2.2.2晶体三极管开关特性
• 1.稳态开关特性：
– 晶体三极管工作于截止区时，内阻很大，相 当于开关断开状态；工作于饱和区时，内阻 很低，相当于开关接通状态。
• 输入控制信号Vi为矩形电压脉冲，电源电 压Ec，负载电阻Rc
10
三极管开关电路
3、当uA=3V，uB=0V，D1导通，D2截止 所以: uO=2.3V
4、当uA=uB=3V，D1和D2都导通，所以:uO=2.3V
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三、逻辑关系
• 按正逻辑约定
• 设(VH)MIN=2.4V，(VL)MAX=0.8V
uA
uB
uO
ABY
0V 0V -0.7V
000
0V 3V 2.3V
011
3V 0V 2.3V
返回
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逻辑电平电平VIH – 输出高电平VOH
• 低电平VL：小于给定电平值的电压范围
– 输入低电平VIL – 输出低电平VOL • 逻辑“0”和逻辑“1”对应的电压范围宽，因此 在数字电路中，对电子元件、器件参数精度的 要求及其电源的稳定度的要求比模拟电路要低。
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2.1V 4.3V
3.6V
1V 0.7V
0.3V
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(2) 定量分析
A、当ui=UIL=0.2V时：
i B1
VCC uBE1 R1
5V 0.7V 4K
1.1mA
31
由于T1集电极回路电阻是R2和T2的b-c结反向
电阻之和，阻值很大，因此T1管处于深度饱和状态。
其饱和电压为：
uCE1 UCES1 0V
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三极管工作于倒置工作状态
• 三极管工作于倒置工作状态
– 条件： VB>VC，电流从B流向C – 此时三极管的放大倍数很小
25
2.4 TTL集成逻辑门电路 2.4.1 TTL反相器 一、电路组成及工作原理 1. 电路组成
（Transister-Transister-Logic的缩写）
输入级 中间级 输出级
3、当uA=3V，uB=0V，D1截止，D2导通 所以: uO=0.7V
4、当uA=uB=3V，D1和D2都导通，所以:uO=3.7V
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三、逻辑关系
• 按正逻辑约定
• 设(VIH)MIN=2.4V， (VIL)MAX=0.8V
uA
uB
uO
AB
0V 0V 0.7V 0 0
0V 3V 0.7V 0 1
– 另一类为MOS集成电路， 其有源器件采用金属—氧 化物—半导体场效应管，它又可分为NMOS、 PMOS和CMOS等几种类型。
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• 目前数字系统中普遍使用TTL和CMOS集 成电路。
– TTL集成电路工作速度高、 驱动能力强，但 功耗大、集成度低；
– CMOS集成电路集成度高、功耗低。
• 超大规模集成电路基本上都是MOS集成电路， 其缺点是工作速度略低。目前已生产了 BiCMOS器件，它由双极型晶体管电路和MOS 型集成电路构成，能够充分发挥两种电路的优 势， 缺点是制造工艺复杂。
Vce≈Ec
Vbe<VT 对硅管
VT≈0.5V
c Icbo
b e
放大
发射结正偏，集电结反偏 ic=βib Vce=Ec－icRc
0<ib<ibs 对硅管
Vbe=0.6~0.7V
b+
－
V bes
+
c
－
V ces
e
发射结、集电结均正偏
饱和
ic=ics≈ Vce=Vces
Ec Rc
对硅管 Vces≈0.1~0.3V
6
小规模集成电路(SSI-Small Scale Integration)， 每片 组件内包含10~100个元件(或10~20个等效门)。
中规模集成电路(MSI-Medium Scale Integration)，每 片组件内含100~1000个元件(或20~100个等效门)。
大规模集成电路(LSI-Large Scale Integration)， 每片 组件内含1000~100 000个元件(或100~1000个等效门)。
• 截止条件及特点 条件： VD<0.7V 特点：相当于完全断开的开关
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利用二极管的单项导电性，相当于一个受外加 电压极性控制的开关。如图示：
Vcc 假定：VIH=VCC,VIL=0
R 二极管D的正向电阻为0，反向电阻为
（在数字电路中，为便于分析，取单一值：硅管0.7V，锗
VI
D S
管0.3V）
Vo 则当VI=VIH时，D截止，
101
3V 3V 2.3V
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所以： Y A B 20
2.1.3 三极管的非门 一、电路组成
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二、工作原理 1、当uA=0V，三极管截止，所以： uO=5V 2、当uA=3V，三极管饱和导通，所以：uO=0.3V