第6章---寄生参数
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《传感与检测技术》习题及解答
第1章 传感与检测技术基础第2章 电阻式传感器 第3章 电感式传感器1、电感式传感器有哪些种类？它们的工作原理分别是什么？2、说明3、变气隙长度自感式传感器的输出特性与哪些因素有关？怎样改善其非线性？怎样提高其灵敏度？答：根据变气隙自感式传感器的计算式：00022l S W L μ=，线圈自感的大小，即线圈自感的输出与线圈的匝数、等效截面积S 0和空气中的磁导率有关，还与磁路上空气隙的长度l 0有关；传感器的非线性误差：%100])([200⨯+∆+∆= l ll l r 。
由此可见，要改善非线性，必须使l l∆要小，一般控制在0.1~0.2。
（因要求传感器的灵敏度不能太小，即初始间隙l 0应尽量小，故l ∆不能过大。
）传感器的灵敏度：20022l S W dl dL l L K l ⨯-=≈∆∆≈μ，由此式可以看出，为提高灵敏度可增加线圈匝数W ，增大等效截面积S 0，但这样都会增加传感器的尺寸；同时也可以减小初始间隙l 0，效果最明显。
4、试推导 5、气隙型 6、简述 7、试分析 8、试推导 9、试分析 10、如何通过11、互感式12、零点残余电压产生的原因是什么？怎样减小和消除它的影响？答：在差动式自感传感器和差动变压器中，衔铁位于零点位置时，理论上电桥输出或差动变压器的两个次级线圈反向串接后电压输出为零。
但实际输出并不为零，这个电压就是零点残余电压。
残差产生原因：①由于差动式自感传感器的两个线圈结构上不对称，如几何尺寸不对称、电气参数不对称。
②存在寄生参数；③供电电源中有高次谐波，而电桥只能对基波较好地预平衡。
④供电电源很好，但磁路本身存在非线性。
⑤工频干扰。
差动变压器的零点残余电压可用以下几种方法减少或消除：①设计时，尽量使上、下磁路对称；并提高线圈的品质因素Q=ωL/R；②制造时，上、下磁性材料性能一致，线圈松紧、每层匝数一致等③采用试探法。
在桥臂上串/并电位器，或并联电容等进行调整，调试使零残最小后，再接入阻止相同的固定电阻和电容。
第6章 版图验证(f)
出现Select net/device name对话框
6.7 关于ERC
在DRC和LVS运行结束后,都要产生很多文件,从中可以找到扩展名为erc 的文件，例如运行DRC产生的drcpr.erc，运行LVS产生的lvspr.erc，这两个 文件都是附产品，即Dracula在运行DRC或LVS的时候，附带做了ERC验证， 因此，在Dracula验证工具中，ERC不必单独运行。 运行mux2的Dracula DRC时，所产生的drcpr.erc文件如下。由于该版图 没有违反电学规则的错误（如短路、断路或悬浮节点），报告内容很简单。
Interpret Dracula output
(1) 建立规则文件(Rule File) (2) 编译规则文件 (3) 运行Dracula程序。 (4) 如果Dracula发现验证的错误，它会产生错误报告和出错的数据库， 包含可以用来消除版图中错误的信息。纠正错误后重新进行验证工作， 继续消除错误直到获得正确的版图。
Dracula规则文件
Dracula规则文件的结构
1. 规则文件的模块 规则文件包含4个块，每个块从“*块名”开始，块的最后一行以“*END” 语句结束。 (1) 描述块 (Description Block) (2) 输入层块（Input-Layer Block) (3) 操作块 (Operation Block) (4) 绘画块 (Plotting Block)
Select DRC Error File对话框
6.6 运行Dracula LVS
6.6.2 运行过程
LVS的运行过程图。
LVS运行流程
Virtuoso CDL Out 对话框
LVS Setup对话框
View LVS对话框如图所示，它是专门用来寻找LVS错误的对话框。
版图寄生参数提取技术的研究
⑶从理论入手,对原有的14元件等效电路模型进行改进,提出16元件等效电路模型,并采用分步提取法完成GaN HEMT小信号等效电路模型的参数提取,测试和仿真结果显示了本文中参数提取方法的正确型和可靠性,优化了参数提取的方法。
4.学位论文李宁深亚微米集成电路互连RC网络约简算法分析2005
随着半导体工艺特征尺寸的迅速减小,电路的性能越来越多地取决于互连线而不是器件。互连寄生延迟将大大超过器件延迟而成为制约系统时钟频率的关键因素。就是说,大部分时钟周期将被消耗在数据传输过程当中,而不是像过去那样,是消耗在数据的运算和生成过程中。全局互连线的寄生效应仍将是制约电路性能的瓶颈。不断提高互连质量,准确快速分析互连寄生效应将始终是一个具有挑战性的重要课题。由于寄生参数对电路性能的影响十分重要,设计人员一般把寄生参数的分析分作两个阶段:寄生参数提取和寄生参数分析。寄生参数提取是指将版图中的互连线经过抽象形成寄生的电阻和电容器件,而寄生参数分析是指针对提取的RC电路进行模拟和运算,分析这些RC对电路的影响。经过寄生参数提取形成的电路网表在规模上远远大于没有经过寄生参数提取的网表,这对后续的RC分析效率带来了极大困难。寄生参数提取之后网表规模急剧增长的主要原因是:版图中的互连线长度较长,并且通过通孔连接到不同的布线层上,在参数提取时,对这类互连线要切割为许多小的线段形成多个寄生电阻,此外,由于耦合寄生电容的存在,寄生电容个数也很大。为了提高后续RC分析的效率,在寄生参数提取和寄生参数分析两个阶段之间往往需要加入一个RC约简的步骤。它的基本出发点是:在保持电路近似等价的前提下,通过一定的等价变换,大大减小寄生参数网表的规模。一般来说,RC约简后的网表规模会比约简前减少一个数量级以上。本文针对互连RC约简的技术难点,对经典的RC网络约简算法PACT算法改进计算环节提出了若干解决方法,明显提高了计算的精度与速度。采用了RCM预处理技术来对矩阵的变量重新编号,对经过RCM预处理的矩阵进行Cholesky分解,其分解结果的非零元素比不经过预处理分解的非零元素减少20%以上,大大提高了程序效率。提出一种十分简便的Lanczos计算方法,有效地解决稠密矩阵特征值分解的问题。采用了特殊的Lanczos初始向量设置方法,保证了恶性中断不会发生。克服了经典PACT算法的局限性,使之可以适用于实际应用的各种电路的网络约简,如纯电阻网络,纯电容网络,没有直流通路到端口的特殊电路等,从而提高了该算法的适用性。基于上述算法开发了互连RC网络约简软件ZeniRCR,通过大量来自VLSI实际版图算例的测试结果表明,ZeniRCR具有优越的性能和很强的竞争能力。
4.学位论文李宁深亚微米集成电路互连RC网络约简算法分析2005
随着半导体工艺特征尺寸的迅速减小,电路的性能越来越多地取决于互连线而不是器件。互连寄生延迟将大大超过器件延迟而成为制约系统时钟频率的关键因素。就是说,大部分时钟周期将被消耗在数据传输过程当中,而不是像过去那样,是消耗在数据的运算和生成过程中。全局互连线的寄生效应仍将是制约电路性能的瓶颈。不断提高互连质量,准确快速分析互连寄生效应将始终是一个具有挑战性的重要课题。由于寄生参数对电路性能的影响十分重要,设计人员一般把寄生参数的分析分作两个阶段:寄生参数提取和寄生参数分析。寄生参数提取是指将版图中的互连线经过抽象形成寄生的电阻和电容器件,而寄生参数分析是指针对提取的RC电路进行模拟和运算,分析这些RC对电路的影响。经过寄生参数提取形成的电路网表在规模上远远大于没有经过寄生参数提取的网表,这对后续的RC分析效率带来了极大困难。寄生参数提取之后网表规模急剧增长的主要原因是:版图中的互连线长度较长,并且通过通孔连接到不同的布线层上,在参数提取时,对这类互连线要切割为许多小的线段形成多个寄生电阻,此外,由于耦合寄生电容的存在,寄生电容个数也很大。为了提高后续RC分析的效率,在寄生参数提取和寄生参数分析两个阶段之间往往需要加入一个RC约简的步骤。它的基本出发点是:在保持电路近似等价的前提下,通过一定的等价变换,大大减小寄生参数网表的规模。一般来说,RC约简后的网表规模会比约简前减少一个数量级以上。本文针对互连RC约简的技术难点,对经典的RC网络约简算法PACT算法改进计算环节提出了若干解决方法,明显提高了计算的精度与速度。采用了RCM预处理技术来对矩阵的变量重新编号,对经过RCM预处理的矩阵进行Cholesky分解,其分解结果的非零元素比不经过预处理分解的非零元素减少20%以上,大大提高了程序效率。提出一种十分简便的Lanczos计算方法,有效地解决稠密矩阵特征值分解的问题。采用了特殊的Lanczos初始向量设置方法,保证了恶性中断不会发生。克服了经典PACT算法的局限性,使之可以适用于实际应用的各种电路的网络约简,如纯电阻网络,纯电容网络,没有直流通路到端口的特殊电路等,从而提高了该算法的适用性。基于上述算法开发了互连RC网络约简软件ZeniRCR,通过大量来自VLSI实际版图算例的测试结果表明,ZeniRCR具有优越的性能和很强的竞争能力。
第6章(832)
第6章 测试技术在工程中的应用
在测量过程中，噪声总是与有用的信号联系在一起，为了
衡量噪声对有用信号的影响，引入信噪比（S/N）的概念。所
谓信噪比，是通道中有用信号成分与噪声信号成分之比。设有
用信号功率为PS，有用信号电压为US，噪声功率为PN，噪声电
压为UN，则有
S 10 lg PS 20 lg US
第6章 测试技术在工程中的应用
图6.4 (a) 串联式; (b) 并联式
第6章 测试技术在工程中的应用 图6.5 多点接地方式
第6章 测试技术在工程中的应用
2）
电气设备的某些部分与大地相连接可以起到抑制干扰的作 用。 例如， 金属屏蔽层接地可以避免电荷积累引起的静电效 应， 抑制变化电场的干扰；大功率电路的接地可减小电路对其 它电路的电磁冲击与噪声干扰；大型电子设备往往具有很大的 对地分布电容，合理选择接地点可以削弱分布电容的影响等。
在测试系统设计、组装和使用中，主要通过屏蔽接地、 隔离、合理布线、灭弧、滤波和采用专门电路与器件等措施 抑制干扰与噪声。
第6章 测试技术在工程中的应用
6.1.2 屏蔽、接地、隔离、 1. 1） 屏蔽一般是指电磁屏蔽。电磁屏蔽就是利用电导率和磁导
率高的材料制成封闭的容器，将受扰的电路置于该容器中， 从而抑制该容器外的干扰与噪声对容器内电路的影响。也可以 将产生干扰与噪声的电路置于该容器之中，从而减弱或消除其 对外部电路的影响。
U2 1
1 1
U1
jCZ 2
（6.2）
第6章 测试技术在工程中的应用
2）
互感耦合是由电路间的寄生互感造成的，又称电感性耦
合，其简化电路模型如图6.1(b)所示。图中，I1为a、b间干扰 源的电流源，Z2为c、d间受扰电路的等效输入阻抗，M为干扰
第章频域测量技术
第6章 频域测量
频谱分析仪依托中频滤波器辨别各频率成份，检波器测 量信号功率，依托本振和显示横坐标旳相应关系得到信号频 率值。 实际中旳频谱仪旳构成构造要比图7.1复杂得多，为 了取得高旳敏捷度和频率辨别力，要采用屡次变频旳措施，以 便在几种中间频率上进行电压放大。
第6章 频域测量 6.1.2 频域测量旳分类
根据实际应用旳需求，频域分析和测量旳对象和目旳也各不 相同，一般有下列几种： （1）频率特征测量：
主要对网络旳频率特征进行测量，涉及幅频特征、相频特征、 带宽及回路Q值等。 （2） 选频测量：
利用选频电压表，经过调谐滤波旳措施，选出并测量信号中 某些频率分量旳大小。
第6章 频域测量
3)稳幅电路 稳幅电路旳作用是降低寄生调幅。 扫频振荡器在产生扫频信号旳过程中，都会不同程度地变化着 振荡回路旳Q值，从而使振荡幅度随调制信号旳变化而变化，即产 生了寄生调幅。克制寄生调幅旳措施诸多，最常用旳措施是从扫频 振荡器旳输出信号中取出寄生调幅分量并加以放大，再反馈到扫频 振荡器去控制振荡管旳工作点或工作电压，使扫频信号旳振幅恒定。 4)输出衰减器 输出衰减器用于变化扫频信号旳输出幅度。 在扫频仪中，衰减器一般有两组：一组为粗衰减，一般是按每 挡10dB或20dB步进衰减；另一组为细衰减，按每挡1dB或2dB步进衰 减。多数扫频仪旳输出衰减量可达100dB。
第6章 频域测量
6.2.1频率特征测试仪旳基本构成和工作原理 频率特征测试仪简称扫频仪，它是利用示波管直接显示被测二
端网络频率特征曲线旳仪器，是描绘表征网络传递函数旳仪器。频 率特征测试仪是在静态逐点测量法旳基础上发展起来旳一种迅速、 简便、实时、动态、多参数、直观旳测量仪器，它被广泛地应用于 电子、通信工程等领域，例如，家用电器(电视机、收录机等)和通 信设备(收、发信机等)旳测量、调试都离不开扫频仪。
集成电路版图第6(2)章：平面布局
2. 模块驱动布局：
平面布局是先从引线开始还是先从模块布臵开始？ 答案是，这要视情况而定。 这取决于它们中哪一个更重要。如果比较在意内部模 块相互间的联络，那么内部安排将决定引线位臵；如果更 担心引线间如何相互作用和连接，那么引线就将决定如何 在内部放臵模块。 也可能是相互制约。 制定一个好的引线方案和好的模块布臵是一个需要反 复的过程。
ESD保护的供电策略
这些导线相互跨越，且这些导线都必须相当宽，因 为它们都是ESD保护，必须能承受相当大的电流。这 将使芯片比所需要的大很多。 一个较好的办法是试着和电路设计者重新协调引线 问题。可以分别把由VCC1&GND1、 VCC2&GND2和VCC3&GND3保护的引线靠近布 臵。 这样，可以使得版图设计更容易、芯片更小、寄生 参数减小并使电源线间的串扰下降。 引线方案不仅影响芯片的版图，而且影响最终产品 的尺寸和质量。
ESD保护的供电策略
VCC3
13
15
16
GND3
余下引线通过VCC3和GND3得到保护
1 16 15 14 13 2 3 4 5 6 7 8
同一保护电 路上分散布 臵的引线： 相互跨越
VCC1/GND1
VCC2/GND2
VCC3/GND3
12 11 10
9
7
决定平面布局的主要因素
1. 引线驱动布局：
4
决定平面布局的主要因素
1. 引线驱动布局：
mask designers should attend pin-out meetings 一个好的引线安排可以减少寄生参数，并帮助掩模 设计者画出一个干净利索的版图。 引出方案决定了内部模块间布线的复杂程度。
【南昌大学】优质课《微生物学》 第-六-章--微生物的生长及其控制方法
迟缓期出现的原因：调整代谢 在生产实践中缩短迟缓期的常用手段：
(1)通过遗传学方法改变种的遗传特性使迟缓期缩短；
(2)利用对数生长期的细胞作为种子； (3)尽量使接种前后所使用的培养基组成不要相差太大； (4)适当扩大接种量
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对数生长期(Log phase)：
又称指数生长期(Exponential phase)，在生长曲线中，紧接着迟 缓期的一段细胞数以几何级数增长的时期。 对数生长期特点： 平衡生长； 酶系活跃、代谢旺盛；生长速率常数R最大、代 时最短。 是研究微生物基本代谢的良好材料。它也常在生产上用作种 子，使微生物发酵的迟缓期缩短，提高经济效益。
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3. 稳定生长期(Stationary phase)：
由于营养物质消耗，代谢产物积累和pH等环境变化，逐步不 适宜于细菌生长，导致生长速率降低直至零。
稳定生长期又称恒定期或最高生长期，此时培养液中活细菌 数最高并维持稳定。
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4. 衰亡期(Decline或Death phase)：
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（二）恒浊连 续培养
概念：在恒浊器内，调节培养基流速，使细菌培养液浊度保 持恒定的连续培养方法。 原理：维持菌浓度不变。 特点：基质过量，菌以最高速率生长；但工艺复杂，烦琐。
在恒浊连续培养中装有浊度计，借光电池检测培养室中的浊 度(即菌液浓度)，并根据光电效应产生的电信号的强弱变化， 自动调节新鲜培养基流入和培养物流出培养室的流速。
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对数生长期(Log phase)的重要参数：
（1）繁殖代数（n）
X2=2n . X1 lgX2=lgX1 ＋n lg2 n =（lgX2-lgX1）/lg2 =3.322（lgX2-lgX1）
生态学重点(6-8章)
第6章生态系统中的能量流动第一节能量流动的基本原理1.生态系统的能源按照其来源途径可分为两大类型：1)太阳辐射能：是生态系统中能量的最主要来源。
2)辅助能：除太阳辐射能以外，其他进入系统的任何形式的能量。
辅助能可分为：-自然辅助能：如潮汐作用、风力作用、降水和蒸发作用。
-人工辅助能：如施肥、灌溉等。
包括生物辅助能和工业辅助能。
2.生态系统的能量流动规律生态系统是一个热力学系统。
其能量的传递、转换遵循热力学的两条定律：1)第一定律：即能量守恒定律。
能量可由一种形式转化为其他形式，能量既不能消灭，又不能凭空产生。
第一定律：A = B + C2)第二定律：即熵律。
任何形式的能转化到另一种形式能的自发转换中，不可能100％被利用，总有一些能量以热的形式被耗散出去，使系统的熵值和无序性增加。
第二定律：C < A生态系统中能流特点：1)能流在生态系统中是变化着的；2)生态系统的能流是单向的和不可逆的；3)能量在生态系统内流动的过程，就是能量不断递减的过程；4)能量在流动过程中，质量逐渐提高。
第二节能量流动的渠道1.食物链概念：植物所固定的能量通过一系列的取食和被取食关系在生态系统中传递，各种生物按其食物关系排列的链状顺序称为~。
食物链的类型：1)捕食食物链：由植物开始，到草食动物，再到肉食动物，以活的有机体为营养源的食物链。
如：草原上：青草-野兔-狐狸-狼；湖泊中：藻类-甲壳类-小鱼-大鱼。
2)腐食食物链：又称碎屑食物链。
以死亡的有机体（植物或动物）及其排泄物为营养源，通过腐烂、分解，将有机物质还原成无机物质。
如：植物残体-蚯蚓-线虫类-节肢动物。
3)寄生食物链：以活的动、植物有机体为营养源，以寄生方式生存的食物链。
一般以较大动物开始再到较小生物，个体数量也有由少到多的趋势。
如：哺乳动物-跳蚤-原生动物-细菌-病毒。
4)混合食物链：构成食物链的各链节中，既有活食性生物成员，又有腐食性生物成员。
如：稻草养牛-牛粪养蚯蚓-蚯蚓养鸡-鸡粪养猪-猪粪养鱼。
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（Cpermicron has a value of about 1.5~2fF/um of gate width）
parameter
cutoff
linear
saturation
Cgb C0= Cox*WL Cgs 0 Cgd 0 Cg= Cgb+ Cgs+ Cgd C0
0 C0/2 C0/2 C0
寄生电容
由于尺寸很小，因此这些寄生参数的值也很小。 对于对电容不敏感的电路，不必担心； 不管是CMOS还是双极型，只要涉及高频，寄生会成为问题。Leabharlann 忽略寄生参数会毁掉你的芯片。
导线尽可能短 减少寄生电容的方法： 采用电容最低的金属层 绕过电路走线
寄生电容
减少寄生电容的方法 - 选择金属层
起主要作用的电容通常是导线与衬底间的电容。 如下图，寄生参数可以把电路1的噪声通过衬底耦合到电路2，所 以要设法使所有的噪声都远离衬底。
寄生电阻
为了降低寄生电阻,就需要确保使用最厚的金属层。正如我们了解 的, 一般情况下, 最厚的金属线具有最低的方块电阻。 如果遇到 相同的金属层厚度,也可以将这几条金属重叠形成并联结构,大大 降低了电阻。 因此, 并联布线是降低大电流路径电阻的有效方法, 而且还能节省一定的面积。
寄生电感
当电路是在一个真正的高频的情况下工作时, 导线也开始存在了 电感效应。 解决寄生电感的方法就是试着去模拟它, 把它当成电 路中的一部分。 首先需要尽早的完成布局,好让电路设计者较早的看到导线究竟能 有多长,然后估计出可能引起的电感。版图设计过程中尤其注意不 要因为电感耦合而影响其它部分。
寄生电容
减少寄生电容的方法 - 选择金属层
可以通过改变金属层来获得较小的至衬底的电容，通常最高金属 层所形成的电容总是最小的。 另外值得注意的是并不是所有工艺的最高层金属与衬底产生的寄 生电容都最小,它还与金属层的宽度等其它因素有关。有些工艺中 或许是 M2对地的电容要比 M4的对地电容大,所以我们不能只凭 直觉来判断, 一定要通过具体的计算来确认。 Metal Min. Width Cap/Unit Area (fF/um2) Cap 10um wire M1 0.8 5 40 M2 0.8 3 24 M3 2.4 2.5 66 M4 6.5 1.5 97.5
寄生电阻
IR压降： 假设导线的方块电阻Rsqu是0.05Ω, 则 R = Rsqu*L/W = 0.05Ω*（2mm/2um） = 50 Ω V = IR = 50Ω*1mA = 50 mV 所以计算得知电压为50毫伏。 它对于一个电压非常敏感的电路 来讲就会有很大的影响。如果这条导线的压降不能超过10毫伏, 显然这个设计就是失败的。所以这就意味着我们必须增加导线宽 度才能满足这一要求。
器件的寄生参数
CMOS晶体管
MOS器件本身存在两种电容：栅电容和扩散电容。 扩散电容：扩散电容主要是由源、漏扩散区与衬底或阱之间形成 的PN结电容。由两部分组成：扩散区底面结电容和边 缘电容。 Cdb = Cjbs*（ab） + Cjbssw *（2a+2b） 其中， Cjbs： 每平方um的结电容 Cjbssw: 每um的边缘电容 a、b： 扩散区的宽度和长度
Cgs(fringing) Cgd(fringing)
overlap capacitance
intrinsic capacitance (a parallel plate capacitor)
器件的寄生参数
CMOS晶体管 -
栅电容：
Cgb is necessary to attract charge to invert the channel, so high gate capacitance is required to obtain high Ids. Cgb = Cox * WL = Cpermicron * W Cpermicron = Cox*L = （εs/tox） *Ｌ
need many fingers connected in parallel
寄生电容
导线之间（同层/不同层）、导线与衬底之间都存在平面电容； 上层导线到下层导线、下层导线到衬底之间存在边缘电容。
Capacitance is everywhere. Everything is talking to everything else.
Comparing to a long channel nMOS transistor, we can find that Cgd does not go to 0 in saturation of a shorter channel transistor, because the fringing overlap component Cds(fringing) is significant. The fringing overlap capacitance becomes relatively more important for shorter channel transistors because it is a large fraction of the total.
寄生电容
减少寄生电容的方法 – 绕过电路走线
寄生电阻
通过电流密度可以选择导线宽度，电流大小还影响单元间的布线 方案。 翻开工艺手册,我们经常能看到每层金属线能够承载的电流。通过 这个参数我们可以计算所需要的金属层宽度。例如,有一根信号线 需要承载 1毫安的电流,而工艺手册注明每微米可以走 0.5毫安的 电流, 那么这根金属层的宽度至少要2微米。
0 2C0/3 0 2C0/3
器件的寄生参数
CMOS晶体管 -
栅电容：边缘交叠电容
The gate also has fringing fields terminating on the source and drain, this leads to addition overlap capacitance, called “Cgs(fringing) /Cgd(fringing) ”. Cgs(fringing) = Cgsfr * W Cds(fringing) = Cdsfr * W
器件的寄生参数
CMOS晶体管 -
扩散电容：
Because the depletion region thickness depends on the reverse bias, these parasitics are nonlinear, The area junction capacitance term is: Cjbs = Cj(1+Vsb/Φ0) -Mj Mj:junction grading coefficient, 0.33~0.5 Cj:the junction capacitance at 0 bias Φ0:built-in potential, equals to (kT/q)ln(NAND/ni2) ni:intrinsic carrier concentration and the sidewall capacitance term is of a similar form: Cjbssw = Cjsw(1+Vsb/Φ0) -Mjsw
能否利用寄生参数？
从整体来说，不可以利用寄生参数得到好处。 因为寄生参数可以正负相差50%，无法很好地控制。 然而，可以利用寄生参数得到一点小外快。如把电源线和地线互 相层叠起来就可以得到免费的电源去耦电容。
器件的寄生参数
CMOS晶体管
MOS器件本身存在两种电容：栅电容和扩散电容。 栅电容： 平行板电容： Cgb = Cunit/area x A 源漏交叠电容： Cgs、 Cgd 总的栅电容： Cg = Cgb + Cgs + Cgd
寄生电容
减少寄生电容的方法 - 选择金属层
Modern processes have six or more metal layers. The lower layers are thin and optimized for a tight routing pitch. Middle layers are often slightly thicker for lower resistance and better current-handling capability. Upper layers may be even thicker to provide a lowresistance power grid and fast global interconnect. Layer Metal 1 Metal 2/3 Metal 4/5 Metal 6 Purpose Interconnect within cells Interconnect between cells within units Interconnect between units, critical signals I/O pads, clock, power, ground
寄生电容
减少寄生电容的方法 - 选择金属层
widening a wire leads to less than a proportional increase in capacitance, but a proportional reduce in resistance, so the RC delay product improves. Widening wires also increase the fraction of capacitance of the top and bottom plates, which somewhat reduces coupling noise from adjacent wires. Increasing spacing between wires reduces capacitance to the adjacent wires and leaves resistance unchanged. This improve the RC delay to some extent and significantly reduces coupling noise.
parameter
cutoff
linear
saturation
Cgb C0= Cox*WL Cgs 0 Cgd 0 Cg= Cgb+ Cgs+ Cgd C0
0 C0/2 C0/2 C0
寄生电容
由于尺寸很小，因此这些寄生参数的值也很小。 对于对电容不敏感的电路，不必担心； 不管是CMOS还是双极型，只要涉及高频，寄生会成为问题。Leabharlann 忽略寄生参数会毁掉你的芯片。
导线尽可能短 减少寄生电容的方法： 采用电容最低的金属层 绕过电路走线
寄生电容
减少寄生电容的方法 - 选择金属层
起主要作用的电容通常是导线与衬底间的电容。 如下图，寄生参数可以把电路1的噪声通过衬底耦合到电路2，所 以要设法使所有的噪声都远离衬底。
寄生电阻
为了降低寄生电阻,就需要确保使用最厚的金属层。正如我们了解 的, 一般情况下, 最厚的金属线具有最低的方块电阻。 如果遇到 相同的金属层厚度,也可以将这几条金属重叠形成并联结构,大大 降低了电阻。 因此, 并联布线是降低大电流路径电阻的有效方法, 而且还能节省一定的面积。
寄生电感
当电路是在一个真正的高频的情况下工作时, 导线也开始存在了 电感效应。 解决寄生电感的方法就是试着去模拟它, 把它当成电 路中的一部分。 首先需要尽早的完成布局,好让电路设计者较早的看到导线究竟能 有多长,然后估计出可能引起的电感。版图设计过程中尤其注意不 要因为电感耦合而影响其它部分。
寄生电容
减少寄生电容的方法 - 选择金属层
可以通过改变金属层来获得较小的至衬底的电容，通常最高金属 层所形成的电容总是最小的。 另外值得注意的是并不是所有工艺的最高层金属与衬底产生的寄 生电容都最小,它还与金属层的宽度等其它因素有关。有些工艺中 或许是 M2对地的电容要比 M4的对地电容大,所以我们不能只凭 直觉来判断, 一定要通过具体的计算来确认。 Metal Min. Width Cap/Unit Area (fF/um2) Cap 10um wire M1 0.8 5 40 M2 0.8 3 24 M3 2.4 2.5 66 M4 6.5 1.5 97.5
寄生电阻
IR压降： 假设导线的方块电阻Rsqu是0.05Ω, 则 R = Rsqu*L/W = 0.05Ω*（2mm/2um） = 50 Ω V = IR = 50Ω*1mA = 50 mV 所以计算得知电压为50毫伏。 它对于一个电压非常敏感的电路 来讲就会有很大的影响。如果这条导线的压降不能超过10毫伏, 显然这个设计就是失败的。所以这就意味着我们必须增加导线宽 度才能满足这一要求。
器件的寄生参数
CMOS晶体管
MOS器件本身存在两种电容：栅电容和扩散电容。 扩散电容：扩散电容主要是由源、漏扩散区与衬底或阱之间形成 的PN结电容。由两部分组成：扩散区底面结电容和边 缘电容。 Cdb = Cjbs*（ab） + Cjbssw *（2a+2b） 其中， Cjbs： 每平方um的结电容 Cjbssw: 每um的边缘电容 a、b： 扩散区的宽度和长度
Cgs(fringing) Cgd(fringing)
overlap capacitance
intrinsic capacitance (a parallel plate capacitor)
器件的寄生参数
CMOS晶体管 -
栅电容：
Cgb is necessary to attract charge to invert the channel, so high gate capacitance is required to obtain high Ids. Cgb = Cox * WL = Cpermicron * W Cpermicron = Cox*L = （εs/tox） *Ｌ
need many fingers connected in parallel
寄生电容
导线之间（同层/不同层）、导线与衬底之间都存在平面电容； 上层导线到下层导线、下层导线到衬底之间存在边缘电容。
Capacitance is everywhere. Everything is talking to everything else.
Comparing to a long channel nMOS transistor, we can find that Cgd does not go to 0 in saturation of a shorter channel transistor, because the fringing overlap component Cds(fringing) is significant. The fringing overlap capacitance becomes relatively more important for shorter channel transistors because it is a large fraction of the total.
寄生电容
减少寄生电容的方法 – 绕过电路走线
寄生电阻
通过电流密度可以选择导线宽度，电流大小还影响单元间的布线 方案。 翻开工艺手册,我们经常能看到每层金属线能够承载的电流。通过 这个参数我们可以计算所需要的金属层宽度。例如,有一根信号线 需要承载 1毫安的电流,而工艺手册注明每微米可以走 0.5毫安的 电流, 那么这根金属层的宽度至少要2微米。
0 2C0/3 0 2C0/3
器件的寄生参数
CMOS晶体管 -
栅电容：边缘交叠电容
The gate also has fringing fields terminating on the source and drain, this leads to addition overlap capacitance, called “Cgs(fringing) /Cgd(fringing) ”. Cgs(fringing) = Cgsfr * W Cds(fringing) = Cdsfr * W
器件的寄生参数
CMOS晶体管 -
扩散电容：
Because the depletion region thickness depends on the reverse bias, these parasitics are nonlinear, The area junction capacitance term is: Cjbs = Cj(1+Vsb/Φ0) -Mj Mj:junction grading coefficient, 0.33~0.5 Cj:the junction capacitance at 0 bias Φ0:built-in potential, equals to (kT/q)ln(NAND/ni2) ni:intrinsic carrier concentration and the sidewall capacitance term is of a similar form: Cjbssw = Cjsw(1+Vsb/Φ0) -Mjsw
能否利用寄生参数？
从整体来说，不可以利用寄生参数得到好处。 因为寄生参数可以正负相差50%，无法很好地控制。 然而，可以利用寄生参数得到一点小外快。如把电源线和地线互 相层叠起来就可以得到免费的电源去耦电容。
器件的寄生参数
CMOS晶体管
MOS器件本身存在两种电容：栅电容和扩散电容。 栅电容： 平行板电容： Cgb = Cunit/area x A 源漏交叠电容： Cgs、 Cgd 总的栅电容： Cg = Cgb + Cgs + Cgd
寄生电容
减少寄生电容的方法 - 选择金属层
Modern processes have six or more metal layers. The lower layers are thin and optimized for a tight routing pitch. Middle layers are often slightly thicker for lower resistance and better current-handling capability. Upper layers may be even thicker to provide a lowresistance power grid and fast global interconnect. Layer Metal 1 Metal 2/3 Metal 4/5 Metal 6 Purpose Interconnect within cells Interconnect between cells within units Interconnect between units, critical signals I/O pads, clock, power, ground
寄生电容
减少寄生电容的方法 - 选择金属层
widening a wire leads to less than a proportional increase in capacitance, but a proportional reduce in resistance, so the RC delay product improves. Widening wires also increase the fraction of capacitance of the top and bottom plates, which somewhat reduces coupling noise from adjacent wires. Increasing spacing between wires reduces capacitance to the adjacent wires and leaves resistance unchanged. This improve the RC delay to some extent and significantly reduces coupling noise.