ModelSim 简明操作指南
Modelsim上机指导1
Modelsim简易使用流程1．进入Modelsim图形界面PC机：点击Modelsim图标，运行程序。
工作站：在terminal窗口下，键入vsim &编辑文件，键入dtpad [filename] &2．创建一个新的工作库点击library Create a New Library …在Create控件框中，选中a new library and a logical mapping to it;在library：后键入库名（student）并点击OK。
3．编译VHDL/Verilog语言文件点击主窗口中工具栏中的compile…。
A．选择编译文件在library后的选择控件中选择工作库（student），选中要编译的VHDL/Verilog文件。
B．选择VHDL-87/93标准点击Default Options…按钮，在弹出的compiler options窗口中选中Use 1993 Language Syntax，即使用VHDL-93标准编译文件。
C．编译文件在Compile HDL Source Files窗口中点击compile按钮。
编译的结果显示在主窗口中，warning、error信息分别以蓝色和红色字符显示。
D．修改VHDL/Verilog文件在Compile HDL Source Files窗口中点击Edit Source按钮，在弹出的窗口中修改文件。
注：如果该文件在仿真条件下被打开，只读属性被设置，在菜单Edit中点击Read Only，去除只读属性后，进行修改。
4．仿真A．载入设计点击主窗口的Load Design按钮。
选择要仿真的实体名、结构体名或配置名，点击Load按钮。
在Modelsim5.5a中，可以直接双击主窗口library标签中对应的实体名、结构体名或配置名。
B．调试点击主窗口的View→Structure；在弹出的Structure窗口中选择要观察的实体名。
modelsim使用指南.
执行仿真 (UI)
选择 timesteps数量就 可以执行仿真
Restart – 重装任何已改动 的设计元素并把仿真时间设 为零 COM) restart
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run 命令参数
可选的参数
– -<timesteps> <time_unit> • 指定运行的timesteps数量 • 单位可用{fs, ps, ns, ms, sec}
用户界面 (UI)
– 能接受菜单输入和命令行输入 – 课程主要讨论
批处理模式
– 从DOS或UNIX命令行运行批处理文件 – 不讨论
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基本仿真步骤
1 Ö 建立库
2 Ö 映射库到物理目录
3 Ö 编译源代码 - 所有的HDL代码必须被编译 - Verilog和VHDL是不同的
4 Ö 启动仿真器 5 Ö 执行仿真
UI) Design -> Compile Cmd) vlog -work <library_name> <file1>.v <file2>.v
– 文件按出现的顺序被编译 – 文件的顺序或者编辑的顺序不重要
支持增量式编译 缺省编译到work库
– 例如. vlog my_design.v
– -sdfmin | -sdftyp | -sdfmax <instance>=<sdf_filename> • 注释SDF文件 • 可选项 • 使用实例名也是可选项; 如果没有使用, SDF用于顶级
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5 Ö 执行仿真
UI) Run COM) run <time_step> <time_units> 按timesteps指定的时间长度执行仿真
ModelSim使用说明
ModelSim使用说明
这里将简单介绍modelSim的使用，以及如何脱离ISE进行仿真。
首先，我们打开ModelSim。
Workspace里面看到的是ModelSim中的库。
我们在File->New->Project添加一个新的工程：
输入名字，然后OK。
在出来的对话框中添加已经存在的文件，或者新建文件。
这里我们添加了之前各个模块的文件，Top文件，这里选择将文件保留在原位置：
并新建了一个test.v的测试用例。
在该例中，#50表示在上一句之后延时50个Cycles，一个Cycle的时间为`timescale 1ns/1ps 中的1ns。
而Always #50 clk=~clk;则创建了一个周期100ns的时钟。
在Workspace的Project中，右键选择Project Settings：
将File Type改为Verilog。
在Workspace的Project中，右键选择Add To Project->Simulation Configuration：
选择TipyMIPS下的test，并钩掉优化。
保存
在菜单View中，选择Wave，即可开始仿真。
当更改源代码后，只需重新编译。
然后Restart即可点击Run重新仿真。
上图中的Runtime Options可以更改Run一次的时间，如下：。
Modelsim简明使用指南
1 前言作为一种简单易用，功能强大的逻辑仿真工具，Modelsim具有广泛的应用。
这里对ModelSim作一个入门性的简单介绍。
首先介绍ModelSim的代码仿真，然后介绍门级仿真和时序验证。
2 代码仿真在完成一个设计的代码编写工作之后，可以直接对代码进行仿真，检测源代码是否符合功能要求。
这时，仿真的对象为HDL代码，比较直观，速度比较快，可以进行与软件相类似的多种手段的调试（如单步执行等）。
在设计的最初阶段发现问题，可以节省大量的精力。
2.1 代码仿真需要的文件1.设计HDL源代码：可以使VHDL语言或Verilog语言。
2.测试激励代码：根据设计要求输入/输出的激励程序，由于不需要进行综合，书写具有很大的灵活性。
3.仿真模型/库：根据设计内调用的器件供应商提供的模块而定，如：FIFO（Altera常用的FIFO有：lpm_fifo /lpm_fifo_dc等）、DPRAM等。
2.2 代码仿真步骤1．建立工程：在ModelSim中建立Project。
如图2.1所示，点击File→New→Project，得到Creata Project的弹出窗口，如图2.2所示。
在Project Name栏中填写你的项目名字，建议和你的顶层文件名字一致。
Project Location是你的工作目录，你可通过Brose按钮来选择或改变。
Ddfault Library Name可以采用工具默认的work。
图2.1图2.22．给工程加入文件：ModelSim会自动弹出Add Items to the project窗口，如图2.3所示。
选择Add Exsiting File后，根据相应提示将文件加到该Project中。
图2.33．编译：编译（包括源代码和库文件的编译）。
编译可点击Comlile→Comlile All来完成。
4．装载文件：如图2.4，点击Simulate→Simulate…后，如图2.5所示，选定顶层文件（激励文件），ADD加入，然后点击LOAD，装载。
modelsim使用教程
modelsim使用教程ModelSim是一款常用的硬件描述语言（HDL）仿真工具，本教程将向您介绍如何使用ModelSim进行仿真。
步骤1：安装ModelSim首先，您需要下载和安装ModelSim软件。
在您的电脑上找到安装程序并按照提示进行安装。
步骤2：创建工程打开ModelSim软件，点击"File"菜单中的"New"，然后选择"Project"。
在弹出的对话框中，选择工程的存储位置，并为工程命名。
点击"OK"完成工程创建。
步骤3：添加设计文件在ModelSim的工程窗口中，右键点击"Design"文件夹，选择"Add Existing File"。
然后选择包含您的设计文件的目录，并将其添加到工程中。
步骤4：配置仿真设置在工程窗口中，右键点击"Design"文件夹，选择"Properties"。
在弹出的对话框中，选择"Simulation"选项卡。
在"Top level entity"字段中，选择您的设计的顶层模块。
点击"Apply"和"OK"保存设置。
步骤5：运行仿真在ModelSim的工具栏中，找到"Simulate"按钮，点击并选择"Start Simulation"。
这将打开仿真窗口。
在仿真窗口中，您可以使用不同的命令来控制和观察设计的行为。
步骤6：查看仿真结果您可以在仿真窗口中查看信号波形、调试设计并分析仿真结果。
在仿真窗口的菜单栏中，您可以找到一些常用的查看和分析工具，如波形浏览器、信号分析器等。
步骤7：结束仿真当您完成仿真时，可以选择在仿真窗口的菜单栏中找到"Simulate"按钮，并选择"End Simulation"以结束仿真。
modelsim使用技巧
modelsim使用技巧ModelSim是一款常用的仿真工具，用于学习、开发和测试各种数字电路和系统设计。
它提供了大量的功能，可以帮助我们更好地进行仿真、调试和性能优化。
但是，对于初学者来说，熟练使用ModelSim可能需要一些时间和实践。
在本文中，我们将介绍一些ModelSim的使用技巧，以帮助读者更好地掌握这个工具。
一、基本操作1.创建工程在ModelSim中，创建工程是第一步。
可以通过File -> New -> Project来创建一个新的工程。
在工程创建过程中，需要指定工作目录、项目名称和工具链等信息。
在创建工程后，可以右键单击仿真文件夹，并选择添加到工程来添加设计文件。
2.添加仿真文件在ModelSim中，添加仿真文件非常简单。
可以将文件拖放到仿真文件夹、使用File -> Add to Project选项或使用命令行方式添加文件。
一旦添加了仿真文件，可以使用filelist命令查看所有添加的文件。
3.编译设计在ModelSim中，编译由两个阶段组成。
第一阶段称为分析阶段，在此阶段中，设计的各个模块被分析、组合并建立数据结构。
第二阶段称为综合阶段，在此阶段中，数据结构被综合成一个整体，并生成仿真网表。
可以通过compile option来指定编译选项，比如-v库等。
4.运行仿真在ModelSim中，可以通过三种方式来运行仿真。
第一种是在命令行中使用run命令，第二种是通过菜单和工具栏选项来启动仿真，第三种是使用脚本方式启动仿真。
在仿真过程中，可以使用wave、add wave、force、release等命令来控制信号的行为。
二、ModelSim高级技巧1.波形窗口波形窗口是ModelSim中最有用的窗口之一。
可以使用Add Wave按钮打开该窗口。
在波形窗口中，可以查看所有信号的变化情况。
可以使用full view、zoom in、zoom out等选项来放大或缩小波形窗口。
modelsim的详细使用方法
一、简介ModelSim是一款由美国Mentor Graphics公司推出的集成电路仿真软件，广泛应用于数字电路和系统设计领域。
它提供了强大的仿真和验证功能，能够帮助工程师快速高效地进行电路设计与验证工作。
本文将详细介绍ModelSim的使用方法，以帮助读者更好地掌握这一工具的操作技巧。
二、安装与配置1. 下载ModelSim安装包，并解压到指定目录2. 打开终端，进入ModelSim安装目录，执行安装命令3. 安装完成后，配置环境变量，以便在任何目录下都能够调用ModelSim程序4. 打开ModelSim，进行软件注册和授权，确保软件可以正常运行三、工程创建与管理1. 新建工程：在ModelSim主界面点击“File” -> “New” -> “Project”，输入工程名称和存储路径，选择工程类型和目标设备，点击“OK”完成工程创建2. 添加文件：在工程目录下右键点击“Add Existing”，选择要添加的源文件，点击“OK”完成文件添加3. 管理工程：在ModelSim中可以方便地对工程进行管理，包括文件的增删改查以及工程参数的设置等四、代码编写与编辑1. 在ModelSim中支持Verilog、VHDL等多种硬件描述语言的编写和编辑2. 在ModelSim主界面点击“File” -> “New” -> “File”，选择要新建的文件类型和存储位置，输入文件名称，点击“OK”完成文件创建3. 在编辑器中进行代码编写，支持代码高亮、自动缩进、语法检查等功能4. 保存代码并进行语法检查，确保代码符合规范，没有错误五、仿真与调试1. 编译工程：在ModelSim中进行代码编译，生成仿真所需的可执行文件2. 设置仿真参数：在“Simulation”菜单下选择“S tart Simulation”，设置仿真时钟周期、输入信号等参数3. 运行仿真：点击“Run”按钮，ModelSim将开始对设计进行仿真，同时显示波形图和仿真结果4. 调试设计：在仿真过程中，可以通过波形图和仿真控制面板对设计进行调试，查找并解决可能存在的逻辑错误六、波形查看与分析1. 查看波形：在仿真过程中，ModelSim会生成相应的波形文件，用户可以通过“Wave”菜单查看波形并进行波形分析2. 波形操作：支持波形的放大、缩小、平移、选中等操作，方便用户对波形进行分析和观察3. 波形保存：用户可以将波形结果保存为图片或文本文件，以便日后查阅和分析七、性能优化与验证1. 时序优化：在设计仿真过程中，可以通过观察波形和性能分析结果，对设计进行优化，提高设计的时序性能2. 逻辑验证：通过对仿真的结果进行逻辑验证，确保设计符合预期的逻辑功能3. 时序验证：对设计的时序性能进行验证，确保信号传输和时钟同步的正确性八、项目输出与文档整理1. 输出结果：在仿真和验证完成后，可以将仿真结果、波形图和性能分析结果输出为文本文件或图片，方便后续的文档整理和报告撰写2. 结果分析：对仿真结果和验证结果进行详细的分析，确定设计的性能和功能是否符合设计要求3. 文档整理：根据仿真和验证结果，进行文档整理和报告撰写，为后续的设计和优化工作提供参考九、总结与展望ModelSim作为一款专业的集成电路仿真软件，具有着强大的功能和丰富的特性，可以帮助工程师进行电路设计与验证工作。
modelsim使用方法
modelsim使用方法ModelSim 是一种功能强大的硬件描述语言 (HDL) 模拟工具，支持VHDL和Verilog，可用于设计和验证数字系统。
本文将介绍如何使用ModelSim。
**安装 ModelSim****创建项目**在启动 ModelSim 后，首先需要创建一个新的项目。
选择 "File" 菜单，然后选择 "New" -> "Project"。
在打开的对话框中，选择项目的文件夹和项目名称，然后点击 "OK"。
**添加设计文件和测试文件**在项目中，您需要添加设计文件和测试文件。
选择 "Project" 菜单，然后选择 "Add to Project" -> "Add Files". 在打开的对话框中，选择您的设计文件 (VHDL 或 Verilog) 和测试文件，然后点击 "OK"。
**设置仿真**在编译代码之后，下一步是设置仿真选项。
选择 "Simulate" 菜单，然后选择 "Start Simulation"。
在打开的对话框中，选择您的顶层模块。
您还可以选择以 GUI 模式还是批处理模式运行仿真。
在设置仿真之前，您可以添加信号波形文件以在仿真过程中显示波形。
选择 "Simulate" -> "Wave" -> "Add Waveform". 然后，选择信号波形文件 (.do 或 .vcd)，并点击 "OK"。
**运行仿真**设置仿真选项后，您可以开始执行仿真。
通过选择 "Simulate" -> "Run"，可以运行单步或连续仿真。
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第一章介绍本指南是为ModelSim5.5f版本编写的，该版本运行于UNIX和Microsoft Windows 95/98/Me/NT/2000的操作系统环境中。
本指南覆盖了VHDL和Verilog 模拟仿真，但是你在学习过程中会发现对于单纯的HDL设计工作而言，它是一个很有用的参考。
ModelSim具备强大的模拟仿真功能，在设计、编译、仿真、测试、调试开发过程中，有一整套工具供你使用，而且操作起来极其灵活，可以通过菜单、快捷键和命令行的方式进行工作。
ModelSim的窗口管理界面让用户使用起来很方面，它能很好的与操作系统环境协调工作。
ModelSim的一个很显著的特点就是它具备命令行的操作方式，类似于一个shell有很多操作指令供你使用，给人的感觉就像是工作在Unix环境下，这种命令行操作方式是基于Tcl/Tk 的，其功能相当强大，这需要在以后的实际应用中慢慢体会。
ModelSim的功能侧重于编译、仿真，不能指定编译的器件，不具有编程下载能力。
不象Synplify和MAX+PLUS II可以在编译前选择器件。
而且ModelSim 在时序仿真时无法编辑输入波形，不象MAX+PLUS II可以自行设置输入波形，仿真后自动产生输出波形，而是需要在源文件中就确定输入，如编写测试台程序来完成初始化、模块输入的工作，或者通过外部宏文件提供激励。
这样才可以看到仿真模块的时序波形图。
另外对于Synplify来说，也只具有编译能力，但是比MAX+PLUS II可编译的verilog的内容要多，所以常常可以现在Synplify下编译，生成编译文件再送到MAX+PLUS II中使用。
ModelSim还具有分析代码的能力，可以看出不同的代码段消耗资源的情况，从而可以对代码进行改善，以提高其效率。
第二章ModelSim的主要结构ModelSim的主窗口(Main window)包括菜单栏、工具栏、工作区和命令行操作区。
在工作区可以显示Project Tab、Library Tab、Sim Tab(显示Load Design、Hierarchical Structure)；在命令行操作区，可以用命令提示符的方式进行编译、仿真设计，同时打开其他窗口。
在菜单栏View下可以打开，source window、list window、wave window、structure window、signal window、dataflow window、process window、viarables window等窗口，用来测试仿真、调试仿真。
由此也可以看出该软件具有强大的仿真设计能力，它提供的工具很多。
在帮助菜单里有SE的帮助文件和Tcl的帮助文件，是学用ModelSim很好的帮手。
第三章ModelSim的简要使用方法在这一章里通过一些课程来简单介绍ModelSim的使用方法，更多的需要在实际应用中熟练和掌握。
第一课Create a Project1．第一次打开ModelSim会出现Welcome to ModelSim对话框，选取Create a Project，或者选取File\New\Project，然后会打开Create Project对话框。
2．在Create Project对话框中，填写test作为Project Name；选取路径Project Location作为Project文件的存储目录；保留Default Library Name设置为work。
3．选取OK，会看到工作区出现Project and Library Tab。
4．下一步是添加包含设计单元的文件，在工作区的Project page中，点击鼠标右键，选取Add File to Project。
5．在这次练习中我们加两个文件，点击Add File to Project对话框中的Browse 按钮，打开ModelSim安装路径中的example目录，选取counter.v和tcounter.v，再选取Reference from current location，然后点击OK。
6．在工作区的Project page中，单击右键，选取Compile All。
7．两个文件编译了，鼠标点击Library Tab栏，将会看到两个编译了的设计单元列了出来。
看不到就要把Library的工作域设为work。
8．最后一不是导入一个设计单元，双击Library Tab中的counter，将会出现Sim Tab，其中显示了counter设计单元的结构。
也可以Design\Load design来导入设计。
到这一步通常就开始运行仿真和分析，以及调试设计，不过这些工作在以后的课程中来完成。
结束仿真选取Design \ End Simulation，结束Project选取File\ Close \ Project。
第二课Basic VHDL Simulation准备仿真1．为这次练习新建一个目录，然后拷贝example目录中所有的vhd文件到该目录下。
设置该目录为当前工作目录，这一步通过从该目录调用ModelSim或是选取File\Change Directory命令来完成。
2．在编译任何HDL代码前，要建立一个设计库来存放编译结果。
选取Design \ Create a New Library生成一个新的设计库。
确定选取Create: a new library and a logical mapping to it，在Library Name域中键入work，然后选取OK。
这就在当前目录中建立了一个子目录，即你的设计库。
ModelSim在这个目录中保存了名为_info的特殊文件。
(Prompt : vlib workvmap work work)3．选取工具栏里的Compile命令来编译counter.vhd文件到新库中。
这将打开Compile HDL Source Files对话框。
使用vcom命令是看不到的。
从列表中选取counter.vhd再点击Compile，完成后选取Done。
可以编译多个文件，按照设计的需要依次选取进行编译。
( Prompt : vcom counter.vhd)4．选取工具栏里的Load design按钮，导入设计单元。
Load design对话框可以让你选择库和顶级(top-level)设计单元来仿真，你也可以为仿真选取Simulation Resolution限制。
这次仿真运行，下述是缺省的显示：• Simulator Resolution: default (the default is 1 ns)• Library: work• Design Unit: counter如果设计单元是一个实体，你可以点击前面的加号，来浏览其关联的结构。
(Prompt : vsim counter)5．选取counter，然后选择Load接受设置。
6．下面，选取View \All打开所有的窗口，关于窗口的描述，参阅ModelSimUser’s Manua l。
(Prompt : view *)7．在Signals window选取View\List\Signals in Region，这个命令显示List window中的顶级( top-level)信号。
(Prompt : add list /counter/*)8．下步，通过从Signals window选取View\Wave\Signals in Region添加顶级( top-level)信号到Wave window。
(Prompt : add wave /counter/*)运行仿真通过应用始终输入激励来开始仿真。
1．点击主窗口，在vsim提示符下敲如下面的命令：(force clk 1 50 ，0 100 –repeat 100)(MENU : Signals\Edit\Clock)ModelSim解释force命令如下：⏹force clk to the value 1 at 50 ns after the current time⏹then to 0 at 100 ns after the current time⏹repeat this cycle every 100 ns2．现在你可以练习来自于主窗口或波形窗口工具条按钮的两个不同的Run功能。
(Run功能在主窗口和波形窗口中定义，即这两个窗口中有Run功能)。
首先选取Run按钮，运行完成之后选取Run All。
Run. 运行仿真，在100ns后停止。
(PROMPT: run 100)(MENU: Run \ Run 100ns)Run-All. 一直运行仿真，直到选取Break。
(PROMPT: run -all)(MENU: Run \ Run -All)3．选取主窗口或波形窗口的Break按钮来中断仿真，一旦仿真到达一个可接受的停止点，它就停止运行。
在源文件窗口中的箭头指向下一条将被执行的语句。
(如果暂停发生时，仿真没在评测一个过程，则没有箭头显示在源文件窗口上)。
下面，你将在18行的函数内部设置一个断点。
4．移动鼠标到源文件窗口，在18行上点击设置断点，可以看到紧挨着行号有一个红点，可以用鼠标点击切换断点的使能与否，断点禁止后看到是一个小的红色的园环。
可以在断点上点击鼠标右键，选取Remove BreakPoint 18来取消断点。
(PROMPT : bp counter.vhd 18 )5．选取Continue Run按钮恢复中断了的运行，ModelSim会碰上断点，通过源文件中的一个箭头或是在主窗口中的一条中断信息来显示出来。
(PROMPT: run -continue)(MENU: Run \ Continue)6．点击Step按钮可以单步执行仿真，注意Variables window中值的变化。
如果你愿意可以持续点击Step。
(PROMPT: run -step)(MENU: Step)7．当你完成了，敲入以下命令结束仿真。
quit -force8．命令没有寻求确认就结束了ModelSim。
第三课Basic verilog Simulation1．新建一个目录，并设置该目录为当前工作目录，通过从该目录调用ModelSim 或是选取File\Change Directory命令来完成。
2．拷贝example目录中verilog文件到当前目录下。
在你编译verilog文件前，你需要在新目录下生成一个设计库。
如果你仅仅熟悉解释性verilog仿真器，诸如Cadence Verilog-XL，那么对于你来说这是一个新的方法。
因为ModelSim 是一个编译性Verilog仿真器，对于编译它需要一个目标设计库。