第6章 存储器层次结构
简述计算机存储器的层次结构
简述计算机存储器的层次结构计算机存储器是计算机系统的重要组成部分，它用于存储数据和程序。
在计算机存储器的层次结构中，存储器按照访问速度和容量递减的顺序划分为不同的层次。
这样可以实现快速访问大量数据的目的。
首先，计算机存储器的最高层次是寄存器。
寄存器是在CPU内部的高速缓存区域，可以存储CPU需要处理的指令和数据。
其速度非常快，是其他存储设备的数十甚至数百倍。
由于寄存器容量非常小，一般只有几十个字长，它所存储的指令和数据都是CPU直接操作的。
其次，计算机存储器的第二层是高速缓存。
高速缓存是位于CPU和主存储器之间的存储单元。
它的作用是存储最常用的数据和指令，以便CPU快速访问。
由于高速缓存的访问速度比主存储器快很多，在大部分情况下，CPU都可以直接访问高速缓存。
高速缓存的容量通常为数百KB至数MB，比寄存器大很多。
接下来是主存储器，也称为内存储器。
主存储器是计算机的核心组件之一，可以存储程序和数据，是计算机中最常用的存储器设备。
主存储器的容量通常在GB级别，其读写速度比较快，但是相对于寄存器和高速缓存来说，还是比较慢的。
其次是辅助存储器，这是计算机存储器层次结构中容量最大、速度最慢的存储器。
辅助存储器包括硬盘、光盘、U盘等。
它们可以长期保存大量的数据和程序，但是它们的读写速度相对比较慢。
不同层次存储器的存储速度和容量不同，因此根据应用的不同需要，可以选择最适合的存储器级别来进行操作。
例如，在做一些需要实时处理的计算过程中，需要使用到寄存器和高速缓存这种存储器；而对于需要大量长期存储的数据，辅助存储器是最好的选择。
因此，存储器的层次结构可以提高计算机的计算效率，减少资源浪费和时间浪费。
存储器层次结构
存储器层次结构计算机存储器层次结构是指在计算机系统中用于存储和访问数据的不同层级的存储设备。
它按照速度、容量和成本的不同划分为多个层级，以达到高效地存取数据的目的。
存储器层次结构的设计影响着计算机系统的性能和运行速度。
本文将介绍计算机存储器层次结构的基本概念以及各个层级的特点。
1. 导言计算机存储器层次结构是指计算机系统中用于存储和访问数据的多个层级，其目的是提高计算机系统的性能和运行速度。
存储器层次结构由速度、容量和成本不同的存储设备组成，按照速度从快到慢排列，形成存储器层次结构。
2. 寄存器寄存器是存储器层次结构中最快的存储设备，位于CPU内部。
它可以快速存取数据，但容量有限。
寄存器是计算机处理数据时的临时存储空间，用于存储指令、操作数和中间结果等。
由于寄存器的高速度和小容量，它常用于存储最频繁使用的数据，以加快数据的存取速度。
3. 高速缓存高速缓存是存储器层次结构中位于寄存器和主存之间的一层存储设备。
它采用了高速存取的方式，能够快速响应CPU的读写请求。
高速缓存分为多个级别，通常分为一级缓存（L1 Cache）和二级缓存（L2Cache）。
一级缓存一般与CPU集成在同一芯片上，速度更快但容量较小；而二级缓存则位于CPU和主存之间，速度较慢但容量更大。
4. 主存主存是存储器层次结构中容量最大的一层，用于存储程序和数据。
它是CPU直接与外部存储设备之间的桥梁，具有较高的读写速度。
主存通常由动态随机存取存储器（DRAM）构成，容量较大，但速度相对较慢。
主存以字节为单位进行寻址和存取，通过地址总线与CPU进行数据的传输。
5. 辅助存储器辅助存储器是存储器层次结构中速度最慢、容量最大、且相对便宜的存储设备。
它通常包括硬盘、光盘、闪存等。
辅助存储器主要用于长期存储大量的程序和数据。
相比于主存，辅助存储器的读写速度较慢，但容量大且价格低廉。
计算机在运行过程中，需要将辅助存储器中的数据加载到主存中进行处理，以提高运行效率。
存储器层次结构课件
优化成本：通过降低存储器的成 本来提高系统的性价比。例如， 使用更便宜的存储元件、优化设
计和批量生产等。
04 存储器层次结构性能评估 与优化方法
存储器层次结构性能评估指标
01
02
03
04
读取命中率
评估层次结构在读取操作中的 性能，衡量从存储器中获取所
需数据的速度和效率。
带宽
评估层次结构在数据传输方面 的性能，包括每秒传输的字节 数和每秒进行的操作次数。
存储器层次结构特点：存储器层次结构具有以下特点：1）访问速度逐层递减， 价格逐层递增；2）离CPU越近的存储器访问速度越快，价格也越高；3）离CPU 越远的存储器访问速度越慢，价格也越低。
存储器层次结构原理及应用
存储器层次结构应用场景- 嵌入式系统
服务器和数据中心：在服务器和数据中心中，由于需要处理大量的数据 和要求，通常采用较大的存储器层次结构，如主存储器、辅助存储器和
磁盘优化
采用更高效的磁盘技术 ，如SSD、HDD等，提 高磁盘I/O性能和存储容
量。
系统优化
通过优化操作系统、文 件系统和网络协议等，
提高整体系统性能。
存储器层次结构性能提升策略
负载均衡
通过公道分配负载，避免系统 过载或空载，提高整体性能。
缓存预热
在程序运行前，将热点数据提 前加载到缓存中，提高读取命 中率。
散布式文件系统等。
个人计算机：在个人计算机中，由于需要处理多种任务和应用程序，通 常采用适中的存储器层次结构，如高速缓存、主存储器和硬盘驱动器等 。
存储器层次结构原理及应用
存储器层次结构优化策略- 优化 访问速度
优化容量：通过增加存储容量来 满足不断增长的数据需求。例如 ，使用更大容量的硬盘驱动器、 内存模块和散布式文件系统等。
原题目：存储器的层次结构及其特点
原题目：存储器的层次结构及其特点存储器的层次结构及其特点引言存储器是计算机系统中非常重要的组成部分，它负责存储和提供指令和数据。
存储器的层次结构可以看作是一种组织结构，将存储器按照不同的访问速度、容量和成本划分为多个层次。
本文将介绍存储器的层次结构及其特点。
存储器层次结构存储器的层次结构一般可以分为以下几个层次：1. 寄存器：寄存器是位于CPU内部的存储单元，其容量有限。
寄存器的访问速度最快，但容量较小。
2. 高速缓存：高速缓存是位于CPU外部但靠近CPU的存储器，其容量较小。
高速缓存的访问速度比主存快，可以存储CPU频繁访问的数据和指令。
3. 主存：主存是存储器的主体部分，容量较大。
主存的访问速度较高，但仍比高速缓存慢。
4. 辅助存储器：辅助存储器是相对于主存而言的，容量较大且相对便宜。
辅助存储器的访问速度比主存慢。
存储器层次特点存储器的层次结构具有以下几个特点：1. 访问速度：存储器层次结构中，寄存器的访问速度最快，随着层次的递增，访问速度逐渐变慢。
这是因为较高层次的存储器需要较长的访问时间，但其容量较大。
2. 容量：存储器层次结构中，容量随着层次的递增而增加。
辅助存储器的容量最大，但速度最慢。
3. 成本：存储器层次结构中，成本随着层次的递增而减少。
寄存器的成本最高，但容量最小，辅助存储器的成本最低，但容量最大。
结论存储器的层次结构使得计算机系统能够根据访问需求和成本因素合理地组织存储器。
通过在不同层次上使用不同类型的存储器，系统可以在访问速度、容量和成本之间取得平衡。
因此，了解存储器的层次结构及其特点对于设计和优化计算机系统非常重要。
计算机中的存储器层次结构及其特点是什么
计算机中的存储器层次结构及其特点是什么计算机的存储器层次结构是指由多个不同速度和容量的存储器组成的层次化结构，其目的是在满足性能和成本的要求下，提供高效的数据存储和访问。
存储器层次结构包括高速缓存、主存储器和辅助存储器，每个层次的存储器都有其特定的特点和用途。
1. 高速缓存高速缓存是位于计算机中央处理器（CPU）内部的一种特殊存储器，用于存放最常用的数据和指令。
它具有以下特点：- 高速访问：由于其接近CPU，高速缓存能够以更快的速度提供数据，从而减少CPU的等待时间，提高系统性能。
- 小容量：高速缓存的容量相对较小，一般只能存储少量的数据和指令。
- 自动管理：高速缓存采用自动管理机制，通过缓存替换算法和预取策略来提高数据访问效率。
2. 主存储器主存储器属于计算机系统的核心组成部分，用于暂时存储正在执行的程序和数据。
主存储器具有以下特点：- 大容量：相比于高速缓存，主存储器的容量较大，可以存储更多的数据和指令。
- 较低的访问速度：相对于高速缓存，主存储器的访问速度慢一些，但仍然比辅助存储器快得多。
- 动态随机存取：主存储器采用动态随机存取存储器（DRAM）作为存储单元，具有读写功能。
3. 辅助存储器辅助存储器用于长期存储和备份数据和程序，其特点如下：- 大容量：辅助存储器具有非常大的容量，可以存储大量的数据和程序。
- 相对较慢的访问速度：辅助存储器的访问速度相对较慢，但它能够长期保存数据，并且可以进行离线操作。
- 持久性存储：与高速缓存和主存储器不同，辅助存储器是非易失性存储器，即断电后数据仍然会被保留。
通过这三个层次的存储器结构，计算机系统能够根据数据的访问频率和容量需求进行智能管理和分配，从而提高系统性能和运行效率。
高速缓存作为最接近CPU的快速存储器，能够快速提供数据，减少CPU的等待时间。
主存储器作为快速存取存储器，存储正在执行的程序和数据。
而辅助存储器则用于长期保存数据和进行离线操作。
总结起来，计算机中的存储器层次结构通过高速缓存、主存储器和辅助存储器的组合，实现了性能和成本的平衡。
存储器层次结构
存储器层次结构存储器层次结构存储技术计算机技术的成功很⼤程度来源于存储技术的巨⼤进步。
早期的电脑甚⾄没有磁盘。
现在电脑上的磁盘都已经按T算了。
随机访问存储器(Random-Access Memory, RAM)随机访问存储器(Random-Access Memory, RAM)分两类：静态的：SRAM，⾼速缓存存储器，既可以在CPU，也可以在⽚下。
动态的：DRAM，⽤于主存或者图形系统帧缓冲区。
通常情况下，SRAM的容量都不会太⼤，⽽相⽐之下DRAM容量可以⼤得离谱。
静态RAMSRAM将每个位存储在⼀个双稳态存储器单元⾥，每个单元⽤⼀个六晶体管电路实现。
这种电路有⼀个属性，它可以⽆限期地保持两个不同的状态的其中⼀个，其他状态都是不稳定的。
如上图，它能稳定在左态和右态，如果处于不稳定状态，它就像钟摆⼀样⽴刻变成两种稳态的其中⼀种。
也因为它的双稳态特性，即使有⼲扰，等到⼲扰消除，电路就能恢复成稳定值。
动态RAMDRAM的每个存储是⼀个电容和访问晶体管组成，每次存储相当于对电容充电。
该电容很⼩，⼤约只有30毫微微法拉。
因为每个存储单元⽐较简单，DRAM可以造的⾮常密集。
但它对⼲扰⾮常敏感，被⼲扰后不会恢复。
因此它必须周期性地读出重写来刷新内存的每⼀位。
或者使⽤纠错码来纠正任何单个错误。
两者总结传统的DRAMDRAM芯⽚内的每⼀个单元被叫做超单元。
在芯⽚内，总共有d 个超单元，它们被排列成⼀个r×c ⼤⼩的矩阵，也就是说d=r×c，每个超单元都可以⽤类似(i,j) 之类的地址定位⽽每个超单元则是由w 个DRAM单元组成。
因此⼀个DRAM芯⽚可以存储dw 位的信息。
上图是⼀个16×8 的DRAM芯⽚的组织。
⾸先由两个addr引脚依次传⼊⾏地址i 和列地址j 。
每个引脚携带⼀个信号。
由于这是4×4 的矩阵，因此两个就够了。
然后定位到(i,j) ，将该地址的超单元信息传出去。
计算机组成原理中的存储器层次结构
计算机组成原理中的存储器层次结构在计算机科学领域中，存储器层次结构是指计算机系统中不同级别的存储器组成的层次结构。
这种层次结构的设计旨在提供快速的访问速度和大容量的存储能力。
存储器层次结构的核心原理包括高速缓存、主存储器和辅助存储器。
本文将探讨计算机组成原理中的存储器层次结构。
1. 高速缓存高速缓存是存储器层次结构中最接近中央处理器（CPU）的一级存储器。
其目的是通过存储最近使用的数据，提高CPU的访问速度。
高速缓存分为多级，包括一级缓存（L1）、二级缓存（L2）、三级缓存（L3）等。
一级缓存是与CPU核心直接相连的，访问速度最快，但容量较小；二级缓存容量稍大，速度较慢；三级缓存则更大但速度更慢。
高速缓存通过缓存命中和缓存未命中的机制，提高了计算机系统的整体性能。
2. 主存储器主存储器是存储器层次结构中的第二级存储器，也称为内存。
它用于存储正在执行的程序和数据。
主存储器容量较大，速度较高，但相对于高速缓存而言，仍然相对较慢。
主存储器以字节为单位进行寻址，每个字节都有唯一的地址。
CPU通过访问主存储器中的地址来读取或写入数据。
3. 辅助存储器辅助存储器是存储器层次结构中的最低一级存储器，也称为外存。
它用于长期存储数据和程序，如硬盘、固态硬盘和光盘等。
辅助存储器容量大，但访问速度较慢。
与主存储器相比，辅助存储器的数据传输速度更慢，但相对较便宜且容量更大。
存储器层次结构的设计原则是利用高速缓存和主存储器的快速访问速度，将经常访问的数据存储在这些层次的存储器中，以提高系统性能。
当CPU需要数据时，它会首先检查高速缓存，如果数据在高速缓存中，则为缓存命中；否则为缓存未命中，CPU将从主存储器中获取数据。
通过存储器层次结构，计算机系统可以有效地利用不同类型的存储器，平衡访问速度和存储容量的需求。
高速缓存提供了快速的访问速度，主存储器提供了大容量的存储能力，而辅助存储器则提供了长期存储的功能。
这样的层次结构设计有助于提高计算机系统的整体性能和效率。
微机接口ppt课件第6章微型计算机中的存储器
程写入。 2021/8/17
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电可擦除可编程只读存储器EEPROM （Electrically EPROM）：与EPROM类似， 只是使用电信号进行擦除，比EPROM更为 方便。
闪速存储器（Flash Memory）：新型的 半导体存储器，具有非易失性、电擦除 性和高可靠性。
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计算地址范围的方法是： 译码器的输入信号（A19~A13）为0011111
（高7位地址）， 低13位地址（A12~A0）可以是全0到全1之间。
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图6-4 6264的全地址译码连接
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只将系统总线的部分高位地址线作为译码器 的输入，从而得到存储器芯片地址范围的译 码连接方式称为部分地址译码连接。
每个存储矩阵由7条行地址线和7条列地址线 选择相应的存储单元。
7条行地址线经过译码器产生128条行选择线， 可选择128行；
7条列地址线经过译码器产生128条列选择线， 可选择128列。
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2．动态RAM 2164的工作过程
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1．2164的引脚及内部结构
2164是一个64K×1位的动态RAM芯片 其引脚包含8条地址线A0~A7 数据输入端DIN，数据输出端DOUT 行地址选通RAS，列地址选通CAS 写允许端WE（高电平时为数据读出，低
电平时为数据写入），如图6-6所示。
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由于16K=214，故每个芯片有14位地址线，8 条数据线。
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n局部性原理★n存储器层次结构☆n高速缓存存储器☆n到目前为止的计算机模型中，我们假设计算机的存储器系统是一个线性的字节数组，而CPU能够在一个常数时间内访问每个存储器位置。
但它没有反映现代系统实际的工作方式。
n实际上，存储器系统是一个具有不同容量、成本和访问时间的存储设备的层次结构。
n如果你的程序需要的数据是存储在CPU寄存器中，那在指令的执行期间，在零个周期内就能访问到它们；如果存储在高速缓存中，需要1~30个周期；如存储在主存中，需要50~200个周期；如存储在磁盘上，需要大约几千万个周期n作为一个程序员，需要理解存储器层次结构，它对应用程序的性能有着巨大的影响，这是因为计算机程序的一个称为局部性的基本属性引起的。
•不同矩阵乘法核心程序执行相同数量的算术操作，但有不同程度局部性，它们运行时间可以相差20倍•本章将介绍基本的存储技术、局部性、高速缓冲存储器等内容。
n局部性原理★n存储器层次结构☆n高速缓存存储器☆•RAM(随机访问存储器，Random-Access Memory )–静态RAM (SRAM)•每个cell使用6个晶体管电路存储一个位•只要有电，就会无限期地保存它的值•相对来说，对电子噪声等干扰不敏感•比DRAM更快、更贵–动态RAM (DRAM)•每个cell使用1个电容和1个访问晶体管电路存储一个位•每隔10-100 ms必须刷新值•对干扰敏感•比SRAM慢，便宜ü拍、太、吉、兆、千、毫、微、纳(毫微)、皮(微微)、飞(毫微微)•传统DRAM芯片–所有cell被组织为d个supercell，每个supercell包含了w个cell，一个d×w的DRAM总共存储了dw位信息。
supercell被组织成r行c 列的矩阵，即rc=d。
•步骤1(a): Row access strobe (RAS)选择row 2•步骤1(b): 从DRAM阵列中拷贝Row 2到行缓冲区•步骤2(a): Column access strobe (CAS)选择column 1。
•步骤2(b): 将Supercell(2,1)从行缓冲区拷贝到数据线，并最终传送回CPU•作业：上网了解下内存接口类型和内存颗粒封装标准•作业：上网了解下Rank、P-Bank、L-Bank、tRCD、CL、tRP的含义，然后通过一些内存查看软件查看下自己计算机的内存信息，并尝试通过获得的信息，推算下内存容量•增强DRAM（所有增强型DRAM都是以常规的DRAM为核心而建立的）–Fast page mode DRAM (FPM DRAM)–Extended data out DRAM (EDO DRAM)–Synchronous DRAM (SDRAM)•使用时钟的上升沿作为控制信号，而不是采用异步控制信号。
–Double data-rate synchronous DRAM (DDR SDRAM)•使用时钟的两个边沿作为控制信号，每次预取2bit–Double data-rate 2 synchronous DRAM (DDR2 SDRAM)•使用时钟的两个边沿作为控制信号，每次预取4bit–Double data-rate 3 synchronous DRAM (DDR3 SDRAM)•使用时钟的两个边沿作为控制信号，每次预取8bit–Double data-rate 4 synchronous DRAM (DDR4 SDRAM)•使用时钟的两个边沿作为控制信号，每次预取8bit，采用Bank Group架构–Rambus DRAM(RDRAM)–Video RAM (VRAM)•类似于FPM DRAM,但输出是通过将行缓冲进行移位得到的•双端口(允许并行地读和写)•核心频率、时钟频率和数据频率–2007年6月，JEDEC (Joint Electron Device Engineering Council，电子元器件工业联合会)正式完成了DDR3内存技术标准的制定。
同时，随着Intel 3/4系列的芯片组的发布，内存技术开始从DDR2逐步转入DDR3体系。
–一般的DRAM内存颗粒有3种不同的频率指标：•核心频率：即内存Cell阵列(Memory Cell Array)的工作频率。
•时钟频率：指内存总线的工作频率，数据传输的I/O Buffer也是受其控制。
•数据频率：指数据传送的频率，单位时间内数据预取的次数，表示数据传输快慢。
•标准SDRAM分为PC 66、PC 100和PC 133几种，其芯片核心频率分别为66MHz、100MHz和133MHz，与系统总线时钟频率、数据频率都相等。
•DDR采用“2 bit Prefetch”的机制，这意味着每个时钟周期内存Cell 阵列都会发送2bit数据到I/O Buffer内暂存，以满足下个时钟周期的两次数据传送。
所以DDR266的核心频率为133MHz，但数据频率提高到266MHz。
•DDR2引入了4bit预取和频率不对等的设计，控制I/O Buffer的时钟频率提升到核心频率的2倍，而数据传输频率仍为时钟频率的2倍，也就是说DDR2的数据传输频率达到核心频率的4倍•DDR3则将预取位数提高到8bit，并将时钟频率提升为核心频率的4倍。
假设其核心频率为100MHz，那么时钟频率就达到400MHz，数据传输频率则高达800MHz，这也就是DDR3 800的设计标准。
•数据传输速度–在数据频率不断提升的过程中，内存的核心频率始终保持相对稳定，这主要受到DRAM结构的先天限制:作为一种并行传输的内存技术，DRAM核心无法达到很高的工作频率。
–但不管是哪种内存，都以64bit的数据块(即一个物理Bank位宽)传送数据，因此内存的数据传输速度为：数据频率*位宽/8Byte/s。
–因此，PC100MHz的SDRAM的数据传输速度为800 MByte/s。
–DDR400内存又称为PC3200内存，前者是以数据频率来命名内存的，后者则是以数据传输速度来命名内存的。
–DDR2 800内存又称为PC6400。
•主频、外频和FSB–主频: CPU的时钟频率。
外频:系统总线的工作频率。
•主频=外频*倍频–FSB（Front Side Bus）: 连接CPU与北桥芯片的系统总线。
–CPU通过FSB连接到北桥芯片，进而通过北桥芯片和内存、显卡交换数据。
FSB是CPU和外界交换数据的最主要通道。
–在P4以前，CPU的FSB数据频率等于其外频。
P4 CPU采用了Quad Pumped(4倍并发)技术，该技术可以使系统总线在一个时钟周期内传送4次数据，也就是传输效率是原来的4倍，相当于用了4条原来的前端总线来和内存发生联系。
即数据频率是时钟频率的4倍。
•FSB和双通道内存技术–对于P4 CPU来说，在外频仍然是133MHZ的时候，前端总线的数据频率变成了133X4=533MHz，当外频升到200MHz，前端总线变成800MHz，这就是所谓的533前端总线的P4和800前端总线的P4。
他们的实际外频只有133和200，但由于人们保留了以前老的概念——前端总线就是外频，所以习惯了这样的叫法：533外频的P4和800外频的P4。
–在133的外频下，P4 CPU的数据频率为533MHz，而DDR的数据频率只有266MHz，出现了CPU和内存的数据频率不匹配的现象。
–为了解决这个问题，出现了所谓的双通道内存技术，两条内存使用两条通道一起工作，一起提供数据，等于速度又增加一倍，两条DDR266就有266X2=533的速度，刚好是P4 CPU的前端总线速度，没有拖后腿的问题。
•QPI（QuickPath Interconnect，快速通道互联）−对于1333MHz的FSB所提供的内存带宽是1333MHz×64bit/8=10667MB/s=10.67GB/s ，其与双通道的DDR2 667正好匹配，但如果使用双通道的DDR2 800、DDR2 1066的内存，这时候FSB的带宽就小于内存的带宽，更不用说对i7支持的三通道高频率DDR3内存搭配了。
−对于多处理器系统，如多个处理器共享一个FSB连接到北桥，再通过北桥里边的内存控制器来访问内存，则存在FSB抢占。
如每个处理器通过单独的FSB连接到北桥，这样不同的处理器之间就不会出现一个处理器占用总线而另一个在等待的情况了，但是不同的处理器还是共用相同的内存控制器，这样不同的处理器之间还是要争夺内存的带宽。
此外，在多处理器系统中，不同处理器之间需要进行缓存同步，在FSB这样的架构下，缓存同步要通过读写内存来实现，造成处理器缓存之间访问的延迟很大。
随着处理器核心性能的提高，以及核心数量的急剧增长，FSB正在日益成为瓶颈，必须加以解决。
−此外，为与AMD的HT总线抗衡，Intel认识到，要想再通过单纯提高处理器外频和FSB，难以象以前那样带来更好的性能提升，所以2008年Intel推出了QPI总线。
−对于现在最新的CPU，整个北桥芯片都集成到CPU中，所以QPI总线也被集成到了CPU内部，主板只留下南桥芯片，CPU就依靠DMI(直接媒体接口)总线与南桥芯片通信(准确的说，是CPU内部的北桥芯片通过DMI总线与外部的南桥芯片通信)。
•DDR4–采用8bit预取的Bank Group分组，每个Bank Group可以独立读写。
–从DDR3的多点分支总线到DDR4的点对点总线技术，如右图所示。
–3DS（3-Dimensional Stack，三维堆叠）技术是DDR4内存中最关键的技术之一，它用来增大单颗芯片的容量。
–虽然DDR4内存标准规范早在2012年9月发布了，DRAM厂商也完成了对DDR4内存芯片的研发，但据报道，DDR4内存最快也要在2014年底的Haswell-E中才能见到。
•非易失性存储器–非易失性存储器是掉电之后，仍然能够保存其信息的存储器。
–ROM(掩膜式只读存储器)•在芯片制造过程中写入，使用时只读出，不能改变。
–PROM(可编程ROM)•制造时，存储器全部设为0或1，用户有一次机会根据自己的需要把某些位设为1或0。
–EPROM(可擦写可编程ROM)、EEPROM(电子可擦除PROM)•前者需要特殊的设备进行多次擦写和编程，后则不需要–Flash Memory•类似于EEPROM，如Bios、MP3、USB闪存盘、SSD。
–固件：存储在ROM中的程序称为固件(firmware)。
•连接CPU和存储器的典型总线–总线是一组平行的导线，能携带地址、数据和控制信号。
–总线被多个设备分时共享。
•存储器读事务–CPU的总线接口发起读事务。
读事务分为3个步骤:–CPU将地址A传送到系统总线上，I/O桥接器将信号传递到存储器总线上。