数字逻辑复习题
第一部分
不定项选择题（每小题１分，错选、少选、多选都不得分）
1．C B C A B A ++可化简为（ A ）。
A ．C A
B A + B ．
C B B A + C ．C B C A +
D ．C B C A + 2．对于TTL 与非门闲置输入端的处理，可以 ＡＢＤ 。
A.接电源
B.通过电阻3k Ω接电源
C.接地
D.与有用输入端并联
3．32路数据选择器，其地址输入端有（B ）个
A ．8个
B ．5个
C ．4个
D ．3个 4．以下各项中，与C B A 相邻的是（ BD ） A ．ABC B ．BC A C ．C B A D ． C B A 5．Mealy 型时序电路的输出（ C ） A ．仅决定于电路的现态
B ．仅与当前外输入有关
C ．既与现态也与外输入有关
D ．与现态和外输入均无关 6．同步时序电路和异步时序电路比较，其差异在于后者（ B ） A ．没有稳定状态 B ．没有统一的时钟脉冲控制 C ．没有触发器 D ．输出只与内部状态有关 7．以下电路中常用于总线应用的有 Ｂ 。
A.与非门
B.三态输出门
C.集电极开路门
D.漏极开路门
8．下列表达式中不存在竞争冒险的有 Ｄ 。
A.Y=AB C +AB
B.Y=B +AB
C.Y=AB+B C
D.Y=(A+B )A D 9．对于JK 触发器，若J=K ，则可完成 Ｂ 触发器的逻辑功能。 A.D B.T C.T ˊ D.RS 10．下列触发器中，没有约束条件的是 Ｄ 。
A.基本RS 触发器
B.主从RS 触发器
C.同步RS 触发器
D.边沿D 触发器 11.指出下列电路中能够把串行数据变成并行数据的电路是（Ｄ ） A 、JK 触发器 B 、3线-8线译码器
C 、十进制计数器
D 、移位寄存器
12.边沿式D 触发器是一种 Ｃ 稳态电路。 A.无 B.单 C.双 D.多
13．同步时序电路和异步时序电路比较，其差异在于后者（Ｂ ）
A 、没有稳定状态
B 、没有统一的时钟脉冲控制
C、没有触发器
D、输出只与内部状态有关
14．用若干RAM实现位扩展时，其方法是将ＡＣＤ相应地并联在一起。
A.地址线
B.数据线
C.片选信号线
D.读/写线
15．Moore型时序电路的输出（Ａ）
A、仅决定于电路的现态
B、仅与当前外输入有关
C、既与现态也与外输入有关
D、与现态和外输入均无关
16．555定时器可以组成ＡＢＣ。
A.多谐振荡器
B.单稳态触发器
C.施密特触发器
D.JK触发器
17．555定时器构成的多谐振荡器可产生Ｂ。
A.正弦波
B.矩形脉冲
C.三角波
D.锯齿波
19．只读存储器ROM中的内容，当电源断掉后又接通，存储器中的内容Ｄ。
A.全部改变
B.全部为0
C.不可预料
D.保持不变
20．PROM的与阵列（地址译码器）是Ａ。
A. 全译码不可编程阵列
B.非全译码可编程阵列
C. 全译码可编程阵列
D.非全译码不可编程阵列
21．下列触发器，没有约束条件的是（ D ）
A．基本RS触发器B．同步RS触发器C．主从RS触发器D．边沿JK触发器22．T触发器，当T=0时，触发器实现（ D ）功能
A．置1 B．置0 C．翻转D．保持
23．对于T触发器，若原态Q n=0，欲使新态Q n+1=1，应使输入T= BD 。
A．0 B．1 C．Q D．Q
24．对于JK触发器，若J=K，则可完成 C 触发器的逻辑功能。
A．RS B．D C．T D．Tˊ
25．求一个逻辑函数F的对偶式，将F中的ACD 。
A ．“·”换成“+”，“+”换成“·”B．原变量换成反变量,反变量换成原变量C．变量不变D．常数中“0”换成“1”，“1”换成“0”E．常数不变
26．四个D触发器构成扭环形计数器，其计数长度为B 。
A．4 B．8 C．16 D．32
27．矩形脉冲信号的参数有ABC 。
A．周期B．占空比C．脉宽D．扫描期
28．只可进行一次编程的可编程器件有 AC 。
A．PAL B．GAL C．PROM D．PLD
29．可重复进行编程的可编程器件有 BD 。 A ．PAL B ．GAL C ．PROM D ．ISP-PLD 30．逻辑函数F=)(B A A ⊕⊕ = A 。
A ．
B B ．A
C ．B A ⊕
D ． B A ⊕ 31．三极管作为开关使用时，要提高开关速度，可 ACD 。 A ．降低饱和深度 B ．增加饱和深度 C ．采用有源泄放回路 D ．采用抗饱和三极管
32．CMOS 数字集成电路与TTL 数字集成电路相比突出的优点是 ACD 。
A ．微功耗
B ．高速度
C ．高抗干扰能力
D ．电源范围宽 33．逻辑表达式Y=AB 可以用 CD 实现。
A.正或门
B.正非门
C.正与门
D.负或门
34．一个16选一的数据选择器，其地址输入(选择控制输入)端有 C 个。
A ．1
B ．2
C ．4
D ．16
35．下列关于使用三线-八线译码器74LS138和辅助门电路实现三变量的逻辑函数的说法，正确的是 AD 。
A ．可以
B ．不可以
C ．只可以用或门
D ． 只可以用与门
36．用二进制异步计数器从0做加法，计到十进制数178，则最少需要 D 个触发器。 A.2 B.6 C.7 D.8 E.10
37．某电视机水平-垂直扫描发生器需要一个分频器将31500H Z 的脉冲转换为60H Z 的脉冲，欲构成此分频器至少需要 A 个触发器。
A.10
B.60
C.525
D.31500
38．某移位寄存器的时钟脉冲频率为100KH Z ，欲将存放在该寄存器中的数左移10位，完成该操作需要 C 时间。
A.10μS
B.80μS
C.1000mS
D.800ms 39.若用JK 触发器来实现特性方程为AB Q A Q
n 1
n +=+，则JK 端的方程为 ABC 。
A.J=AB ，K=B A +
B.J=AB ，K=B A
C.J=B A +，K=AB
D.J=B A ，K=AB
40．用555定时器组成施密特触发器，当输入控制端外接15V 电压时，回差电压为 A 。 A ．7.5V B ．5V C ．12V D ．10V 41．PROM 的结构是 A 。
A ．与阵列固定，不可编程
B ．与阵列、或阵列均不可编程
C ．与阵列、或阵列均可编程
D ．与阵列可编程、或阵列固定 42．当用专用输出结构的PAL 设计时序逻辑电路时，必须还要具备有 A 。 A ．触发器 B ．晶体管 C ．MOS 管 D ．电容加密 D ．可改写 43．GAL 的输出电路是 AD 。
A ．OLMC
B ．固定的
C ．只可一次编程
D ．可重复编程 44. 常用的BCD 码有 CD 。
A.奇偶校验码
B.格雷码
C.8421码
D.余三码
45. 逻辑函数的表示方法中具有唯一性的是 AD 。
A .真值表 B.表达式 C.逻辑图 D.卡诺图
46．逻辑表达式Y=AB可以用 CD 实现。
A.正逻辑或门
B.正逻辑非门
C.正逻辑与门
D.负逻辑或门
47．对于TTL与非门闲置输入端的处理，可以 ABD 。
A.接电源
B.通过电阻3kΩ接电源
C.接地
D.与有用输入端并联
48．要使TTL与非门工作在转折区，可使输入端对地外接电阻R I C 。
A.＞R ON
B.＜R OFF
C.R OFF＜R I＜R ON
D.＞R OFF
49．CMOS数字集成电路与TTL数字集成电路相比突出的优点是 ACD 。
A.微功耗
B.高速度
C.高抗干扰能力
D.电源范围宽
50．八路数据分配器，其地址输入端有 C 个。
A.1
B.2
C.3
D.4
E.8
51．组合逻辑电路消除竞争冒险的方法有 ABCD 。
A.修改逻辑设计
B.在输出端接入滤波电容
C.后级加缓冲电路
D.屏蔽输入信号的尖峰干扰52．TTL电路在正逻辑系统中，以下各种输入中 ABC 相当于输入逻辑“1”。
A.悬空
B.通过电阻2.7kΩ接电源
C.通过电阻2.7kΩ接地
D.通过电阻510Ω接地
53．对于TTL与非门闲置输入端的处理，可以 ABD 。
A.接电源
B.通过电阻3kΩ接电源
C.接地
D.与有用输入端并联
54．要使TTL与非门工作在转折区，可使输入端对地外接电阻R I C 。
A.＞R ON
B.＜R OFF
C.R OFF＜R I＜R ON
D.＞R OFF
55．以下电路中，加以适当辅助门电路， AB 适于实现单输出组合逻辑电路。
A.二进制译码器
B.数据选择器
C.数值比较器
D.七段显示译码器
56．求一个逻辑函数F的对偶式，可将F中的BCE 。
A.原变量换成反变量,反变量换成原变量
B.常数中“0”换成“1”，“1”换成“0”
C.变量不变
D.常数不变 E .“·”换成“+”，“+”换成“·”
57．PROM和PAL的结构是 BD 。
A. PROM与阵列、或阵列均不可编程
B. PAL的与阵列可编程
C. PAL与阵列、或阵列均可编程
D. PROM的与阵列固定，不可编程
58．只可进行一次编程的可编程器件有 BD 。
A.GAL
B.PROM
C.PLD
D.PAL
59．555定时器可以组成ACD 。
A.多谐振荡器
B.JK触发器
C.施密特触发器
D.单稳态触发器
60．下列触发器中，克服了空翻现象的有 ABD 。
A.边沿D触发器
B.主从RS触发器
C.同步RS触发器
D.主从JK触发器
61．下列触发器中，没有约束条件的是 D 。
A.基本RS 触发器
B.主从RS 触发器
C.同步RS 触发器
D.边沿D 触发器 62．描述触发器的逻辑功能的方法有 ABCD 。
A.状态转换真值表
B.特性方程
C.状态转换图
D.状态转换卡诺图 63．为实现将JK 触发器转换为D 触发器，应使 A 。
A.J=D,K=D
B. K=D,J=D
C.J=K=D
D.J=K=D 64.边沿式D 触发器是一种 C 稳态电路。
A.无
B.单
C.双
D.多
65．用555定时器组成施密特触发器，电源电压10Ｖ，当输入控制端CO 经小电容接地。回差电压为 A 。
A.3.33V
B.5V
C.6.66V
D.10V
66．随机存取存储器RAM 中的内容，当电源断掉后又接通，存储器中的内容 C 。 A.全部改变 B.全部为1 C.不确定 D.保持不变 67．可重复进行编程的可编程器件有 BD 。 A.PAL B.GAL C.PROM D.ISP-PLD
68．全场可编程（与、或阵列皆可编程）的可编程逻辑器件有 D 。 A.PAL B.GAL C.PROM D.PLA
69．三态门输出高阻状态时， ABD 是正确的说法。
A.用电压表测量指针不动
B.相当于悬空
C.电压不高不低
D.测量电阻指针不动
70．C M O S 数字集成电路与T T L 数字集成电路相比突出的优点是 A C D 。 A.微功耗 B.高速度 C.高抗干扰能力 D.电源范围宽
11．四选一数据选择器的数据输出Y 与数据输入X i 和地址码A i 之间的逻辑表达式为Y = A 。
A.3X A A X A A X A A X A A 01201101001+++
B.001X A A
C.101X A A
D.3X A A 01 71．一个8选一数据选择器的数据输入端有 E 个。 A.1 B.2 C.3 D.4
E.8
73．N 个触发器可以构成能寄存 B 位二进制数码的寄存器。 A.N -1 B.N C.N +1 D.2N 74．寻址容量为8K ×8的RAM 需要 C 根地址线。 A.8 B.12 C.13 D.16 E.16K
75．欲使JK 触发器按Q n+1=Q n 工作，可使JK 触发器的输入端 A 。
A.J=K=1
B.J=Q,K=Q
C.J=Q ,K=Q
D.J=Q,K=1
E.J=1,K=Q 76．描述触发器的逻辑功能的方法有 A B C D 。 A.状态转换真值表 B.特性方程 C.状态转换图 D.状态转换卡诺图
77．把一个五进制计数器与一个四进制计数器串联可得到 D 进制计数
器。
A.4
B.5
C.9
D.20
78.若用J K 触发器来实现特性方程为AB Q A Q n 1n +=+，则J K 端的方程为A B 。 A.J =A B ，K=B A + B.J =A B ，K=B A C.J =B A +，K=A B D.J =B A ，K=A B 79、一个8位D/A 转换器的分辨率是（ C ）
A 、
8
1 B 、
32
1 C 、
1
21
8
- D 、
82
1 80、同步时序电路和异步时序电路比较，其差异在于后者（ B ）
A 、没有稳定状态
B 、没有统一的时钟脉冲控制
C 、没有触发器
D 、输出只与内部状态有关 81．T T L 与非门闲置不用的引脚可以 A B D 。
A.悬空
B.接高电平
C.接低电平
D.和使用的引脚并在一起
82、JK 触发器Q 端在CP 作用下实现0到1的跳变，输入信号JK 的应为（ D ）
A 、X1
B 、0X
C 、00
D 、1X
83．用四选一数据选择器实现函数Y=0101A A A A +，应使 A 。 A.D 0=D 2=0，D 1=D 3=1 B.D 0=D 2=1，D 1=D 3=0 C.D 0=D 1=0，D 2=D 3=1 D.D 0=D 1=1，D 2=D 3=0
84．用三线-八线译码器74LS138和辅助门电路实现逻辑函数Y=122A A A +，应 C 。 A.用与非门，Y=765410Y Y Y Y Y Y B.用与门，Y=32Y Y
C.用或门，Y=32Y Y +
D.用或门，Y=7
65410Y Y Y Y Y Y +++++
86．在何种输入情况下，“与非”运算的结果是逻辑１。 BCD
A.全部输入是1 B ．全部输入是0 C.任一输入是0 D.仅一输入是0 87、下列触发器，没有约束条件的是（ D ）
A 、基本RS 触发器
B 、同步RS 触发器
C 、主从RS 触发器
D 、边沿JK 触发器
88．对于T 触发器，若原态Q n =1，欲使新态Q n +1=1，应使输入T = A D 。 A.0 B.1 C.Q D.Q
89．欲使J K 触发器按Q n +1=Q n 工作，可使J K 触发器的输入端 A C D E 。 A.J =K=1 B.J =Q ,K=Q C.J =Q ,K =Q D.J =Q ,K =1 E.J =1,K=Q 90、计算机键盘上有101个键，若用二进制代码进行编码，至少应为（ B ）位。 A 、6
B 、 7
C 、8
D 、51
91、已知某触发器的时钟CP ，异步置0端为R D ，异步置1端为S D ，控制输入端V i 和输出Q 的波形如下图所示，根据波形可判断这个触发器是（ D ）。
A、上升沿D触发器
B、下降沿D触发器
C、下降沿T触发器
D、上升沿T触发器
92、下面哪种不是施密特触发器的应用： ( A )
A、稳定频率脉冲输出
B、波形变换
C、脉冲整形
D、脉冲鉴幅
93、对电压、频率、电流等模拟量进行数字处理之前，必须将其进行（ B ）
A、D/A转换
B、A/D转换
C、直接输入
D、随意
94．存储8位二进制信息要 B 个触发器。
A.2
B.3
C.4
D.8
95．对于T触发器，若原态Q n=1，欲使新态Q n+1=1，应使输入T= AD 。
A.0
B.1
C.Q
D.Q
96．把一个五进制计数器与一个四进制计数器串联可得到 D 进制计数器。
A.4
B.5
C.9
D.20
97．下列逻辑电路中为时序逻辑电路的是 C 。
A.变量译码器
B.加法器
C.数码寄存器
D.数据选择器
98、欲将数字系统中多条传输线上的不同数字信号按需要选择一个送到公共数据线上选用（ C ）。
A、编码器；
B、译码器；
C、多路选择器；
D、数值比较器；
99．石英晶体多谐振荡器的突出优点是 C 。
A.速度高
B.电路简单
C.振荡频率稳定
D.输出波形边沿陡峭
100．101键盘的编码器输出 C 位二进制代码。
A.2
B.6
C.7
D.8
第二部分、填空题
１．触发器有 2 个稳态，存储8位二进制信息要 8 个触发器。
２．在一个CP脉冲作用下，引起触发器两次或多次翻转的现象称为触发器的空翻。３．8位移位寄存器，串行输入时经 8 个脉冲后，8位数码全部移入寄存器中。
4．集成芯片27C16是一种EPROM，容量是2K×8,其地址引脚有11条。用其扩展为4K×16，需4 片27C16，扩展后数据线有 16 条。
5．门电路的输入、输出高电平赋值为 1 ，低电平值赋为 0 ，这种关系称为正逻辑关系。 6．对于一组变量，两最大项之和是 1 ，其全部最小项之和，值恒为___1______，所有最大项之积为 0 。
7．施密特触发器输入由低到高与由高到低变化的阈值电压不同，这种特性称为施密特触发器的_回
差_特性。
8．在数字电路中，把记忆输入CP 脉冲个数的操作叫做_计数_______。 9．GAL 的输出电路是 OLMC 。
10．PLA 的一个重要特点是与、或阵列 可 编程（可、不可）。
11．逻辑函数F=BC AB ABC ++的最简与或式是 C A B + 。逻辑函数F=A(B+C)+BC 的对偶函数是 (A+B)(A+C)(B+C) 。
12．逻辑函数的表示方法中具有唯一性的是 真值表 、 卡诺图 。摩根定律又称为 反演定律 。
13．一个基本RS 触发器在正常工作时，不允许输入R=S=1的信号，因此它的约束条件是
RS=0 。
14．PAL 一般采用 熔丝 工艺，GAL 采用 E 2
CMOS 工艺。
15．一个逻辑函数，如果有n 个变量，则有 2n
个最大项，两个不同最大项之和为 1 。 16. 逻辑代数又称为 布尔 代数。逻辑函数常用的表示方法有 真值表 、逻辑电路图 、 函
数表达式 三种。
17．触发器有两个互补的输出端Q 、Q ，定义触发器的1状态为 Q=1 0=Q ，0状态 为 Q=0 1=Q ，可见触发器的状态指的是 Q 端的状态。
18．时序逻辑电路按照其触发器是否有统一的时钟控制分为 (15) 时序电路和 (16) 时序电路。 19．为了实现高的频率稳定度，常采用 石英晶体 振荡器；单稳态触发器受到外触发时进 入 暂态 态。
20. PAL 最基本的特点是 与 矩阵可编程， 或 矩阵固定。
21．时序逻辑电路的特点是，任何时刻电路的稳态输出，不仅和___输入______有关，而且还取决于电路的___当前状态____。
22．对于共阳接法的发光二极管数码显示器，应采用低电平驱动的七段显示译码器。 23．Moore 型时序电路的输出状态由 当前状态 决定。
24．存储器的 存储容量 和 存储时间 是反映系统性能的两个重要指标。 25．JK 触发器的状态方程是 n n n Q K Q J Q +=+1 ，Ｔ触发器的状态方程是
n n n Q T Q T Q +=+1。
26．门电路的扇出系数是指： 逻辑门电路驱动同类门的数目 。
27．集电极开路逻辑门电路称为OC门，多个OC门输出端并联到一起可实现（线）与功能。
28．各种可编程逻辑器件中，可编程逻辑阵列缩写为__ PLA _____。可编程阵列逻辑缩写为_ PAL，由可编程的与逻辑阵列、固定的或逻辑阵列和输出电路三部分组成。
29．消除组合逻辑电路中险象的常用方法有：加选通脉冲、输出端加滤波电容、修改逻辑设计。
30．TTL与非门电压传输特性曲线分为转折区、线性区、饱和区、截止区。
31. 某电视机水平-垂直扫描发生器需要一个分频器将31500H Z的脉冲转换为60H Z的脉冲，欲构成此分频器至少需要10个触发器。
32. 欲将容量为256×1的RAM扩展为1024×8，则需要控制各片选端的辅助译码器的输入端数为2。
33．（10110010.1011）2=( 262.54 )8=( B2.B )16
34．逻辑代数的三个重要规则是代入规则、对偶规则、反演规则。35．集电极开路门的英文缩写为OC门，工作时必须外加电源和负载。36．半导体数码显示器的内部接法有两种形式:共阴接法和共阳接法
37．在一个CP脉冲作用下，引起触发器两次或多次翻转的现象称为触发器的空翻，触发方式为主从式或边沿式的触发器不会出现这种现象。
38．某电视机水平-垂直扫描发生器需要一个分频器将31500H Z的脉冲转换为60H Z的脉冲，欲构成此分频器至少需要 10 个触发器。
40、一般，PMOS数字集成电路速度比NMOS数字集成电路慢。
41、时序逻辑电路的特点是，任何时刻电路的稳态输出，不仅和___当时的输入信号______有关，而且还取决于电路的___原来的状态____________。
42、设4位D/A转换器的最大输出电压为30V，则输入数字量为1010时的输出模拟电压为____20V _____。
43．数字电路按照是否有记忆功能通常可分为两类：组合逻辑电路、时序逻辑电路。
45．用555定时器组成施密特触发器，当输入控制端V M外接6V电压时，回差电压为3V 。46．由555定时器组成单稳态触发器，当在充放电电容处再并联一个电容时，暂态时间会增加。（增加、减少）
三、判断题（正确打√，错误的打×）
1．若两个函数具有相同的真值表，则两个逻辑函数必然相等。（√）。
2．因为逻辑表达式A+B+AB=A+B成立，所以AB=0成立。（×）
3．若两个函数具有不同的真值表，则两个逻辑函数必然不相等。（√）
4．逻辑函数两次求反则还原，逻辑函数的对偶式再作对偶变换也还原为它本身。（√）5．TTL集电极开路门输出为１时由外接电源和电阻提供输出电流。（√）
6．一般TTL门电路的输出端可以直接相连，实现线与。（×）
7.共阴接法发光二极管数码显示器需选用有效输出为高电平的七段显示译码器来驱动。（√）
8.用数据选择器可实现时序逻辑电路。（√）
9．集成组合电路有比较器，是用于比较逻辑值的大小。（×）
11．CMOS门电路的输出端可以直接相连，实现线与。（×）
12．二进制译码器相当于是一个最小项发生器，便于实现组合逻辑电路。（√）
13．PAL的输出电路是固定的，不可编程，所以它的型号很多。（√）
14．异或函数与同或函数在逻辑上互为反函数。（√）。
15．若两个函数具有相同的真值表，则两个逻辑函数必然相等。（√）。
16．八进制数（15）8比十进制数（15）10小。（√）
17．当传送十进制数5时，在8421奇校验码的校验位上值应为1。（√）
18．在时间和幅度上都断续变化的信号是数字信号，语音信号不是数字信号。（√）19．占空比的公式为：q = t w / T，则周期T越大占空比q越小。（×）
20．逻辑变量的取值，１比０大。（×）。
21．CMOS或非门与TTL或非门的逻辑功能完全相同。（√）
22．三态门的三种状态分别为：高电平、低电平、不高不低的电压。（×）
23. 二进制译码器相当于是一个最小项发生器，便于实现组合逻辑电路。（√
24．若两个函数具有不同的逻辑函数式，则两个逻辑函数必然不相等。（×）
25．逻辑函数两次求反则还原，逻辑函数的对偶式再作对偶变换也还原为它本身。（√）26．当传送十进制数5时，在8421奇校验码的校验位上值应为1。（×）
27．TTL与非门的多余输入端可以接地。（×）
28．普通的逻辑门电路的输出端不可以并联在一起，否则可能会损坏器件。（√）29．同或函数的反函数是异或。（√）。
30．边沿触发器与主从触发器一样，具有空翻现象。（×）
31．边沿JK触发器输出由1变为0，其对J、K的要求必须分别是1、1。（×）
32．数字电路的输出状态都可表示为0或1。（×）
33．计数器的模是指对输入的计数脉冲的个数。（√）
34．优先编码器的编码信号是相互排斥的，不允许多个编码信号同时有效。（√）
35．用数据选择器可实现时序逻辑电路。（×）
36．异步计数器一般结构比同步计数器简单，但速度比同步计数器慢。（√）
37．只要是组合电路，就肯定有竞争-冒险现象。（×）
38．把一个6进制计数器与一个10进制计数器串联可得到60进制计数器。（√）39．PROM不仅可以读，也可以写（编程），则它的功能与RAM相同。（×）
40．可以使用ROM实现组合逻辑函数功能。（√）
41、JK触发器的输入端J 悬空，则相当于J = 0。（×）
42、时序电路的输出状态仅与此刻输入变量有关。（×）
43、RS触发器的输出状态Q N+1与原输出状态Q N无关。（×）
44、JK触发器的J=K=1 变成T 触发器。（×）
45、各种功能触发器之间可以相互转换。（√）
46、优先编码只对优先级别高的信息进行编码。（×）
47．若两个函数具有相同的真值表，则两个逻辑函数必然相等。（√）。
48．普通的逻辑门电路的输出端可以并联在一起，形成与的功能。（×）
49．组合电路不含有记忆功能的器件。（√）
50．为实现将JK触发器转换为D触发器，应使J=D,K=D。（√）
51．对边沿JK触发器，在CP为高电平期间，当J=K=1时，状态会翻转一次。（×）52．异步时序电路的各级触发器类型不同。（×）
53．若两个函数具有不同的真值表，则两个逻辑函数必然不相等。（√）
54．A+AB+ACD可化简为A。（√）
55．三态门的三种状态分别为：0、1、2。（×）
56．TTL集电极开路门输出为１时由外接电源和电阻提供输出电流。（√）57．数据选择器和数据分配器的功能正好相反，互为逆过程。（√）
58．用数据选择器可实现时序逻辑电路。（√）
59．同步触发器存在空翻现象，而边沿触发器和主从触发器克服了空翻。（√）60．计数器的模是指对输入的计数脉冲的个数。（√）
61．动态随机存取存储器需要不断地刷新，以防止电容上存储的信息丢失。（√）62．用2片容量为16K×8的RAM构成容量为32K×8的RAM是位扩展。（×）63．PROM不仅可以读，也可以写（编程），则它的功能与RAM相同。（×）
64．所有的半导体存储器在运行时都具有读和写的功能。（×）
65．普通的逻辑门电路的输出端不可以并联在一起，否则可能会损坏器件。（√）66．异步时序电路的各级触发器类型不同。（×）
67.对边沿JK触发器，在CP为高电平期间，当J=K=1时，状态会翻转一次。（×）68．D触发器的特征方程Q n+1=D，而与Q n无关，所以，D触发器不是时序电路。（×）
69．CMOS 或非门与TTL 或非门的逻辑功能完全相同。（√ ） 70．一般TTL 门电路的输出端可以直接相连，实现线与。（× ） 71．编码与译码是互逆的过程。（√ ）
72．LED 显示器可以在完全黑暗的工作环境中使用。（× ） 73、移位寄存具有串并行转换的功能。（√ ）
74、异步计数器一般结构比同步计数器简单，但速度比同步计数器慢。（× ） 75、施密特触发器比非门具有更强的抗干扰性。（√ ）
76、主从触发器具有一次翻转现象而有时使其逻辑功能错误。（√ ） 77．施密特触发器的正向阈值电压一定大于负向阈值电压。（√ ） 78．555定时器可以组成多谐振荡器、单稳态触发器和译码器。（× ）
79．逻辑函数两次求反则还原，逻辑函数的对偶式再作对偶变换也还原为它本身。（√ ） 80．TTL 与非门的多余输入端可以接固定高电平。（ √ ）
第四部分化简
将下列函数化简为最简“与或”表达式。 1．D BC C A CD ABC F ＋＋＝+ 解：
C A
D BC F ++=
2．)(C B C B AB B A F +）＋（）＋＝（ 解：
B A F =
3.）
＋（）＋＝（C B AB B A F 解 ：F==?))((C B AB AB )C B B A ?
4.)7,5,3,2,1()(m ABC ∑＝
解：F=B A C +
5.),13,12,10,9,3()14,8,6,5,4,2,1,0()(d m ABCD F ∑+∑=
解：F=D C +
C
B A F
C B AC C B F +=解：）
＋（）＋＝（.6
B A A
C C A F m ABC F ++=∑解：＝)7,5,3,2,0()(.7
D
B C F d m ABCD F +=∑+∑=解：)
,13,12,10,9,7()14,8,6,5,4,3,1,0()(.8
第五部分 分析、设计综合题
一、分析下图，画出下图所示电路的状态图。能否自启动？
解：（1）驱动方程
1
1121==K Q Q J
3
1212Q Q K Q J ==
2
3123Q K Q Q J ==
（2）状态方程与输出方程
3
23211
3
32121121
3211
Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q n n n +=+==+++ Y=Q 2?Q 3 （3）状态表：
（4）状态转换图
（5）结论：该时序逻辑电路能自启动，是一个七进制计数器
二、试用上升沿触发的JK 触发器设计一个同步加法计数器，其状态图如下图所示：
:01Q Q
解： 1状态表：
2、状态方程： (1)11
0Q Q n =+ (2) 1011Q Q Q n +=+
3、驱动方程： (1)
1
010Q K Q J == (2)
111Q K J ==
4、图
三、试用上升沿触发的JK 触发器设计一个同步加法计数器，其状态图如下图所示：
:012n n n Q Q Q
解：
1状态表：
2、状态方程：
(1)01
0Q Q n =+
(2) 1021011Q Q Q Q Q Q n +=+
(3) 0122112Q Q Q Q Q Q n +=+
3、驱动方程： (1)100==K J (2)
20101Q Q K Q J +==
(3)
1
2012Q K Q Q J ==
４、图
四、设计举重判决电路，比赛规则：裁判A 、B 、C 、D 四人，举重结果Ｆ，A 为主裁具有一票否决权，即当Ａ为无效时，此次结果无效；当A 判定为有效时，Ｆ决定于B 、C 、D 判定结果的少数服从多数，即三人中再有二人认为有效时，结果有效。设计一个判断电路（用与非门）实现以上逻辑。
解：
（1.）输入输出逻辑定义：A 、B 、C 、D 分别代表裁判A 、B 、C 、D ；F 为裁判结果。 （2）根据题意列出逻辑状态表。
（3.）列逻辑表达式并化简
（4.）根据逻辑表达式画出逻辑图。
五、下图中的集成芯片是8选1数据选择器，A 2、A 1、A 0为地址输入端，当如A 2、A 1、A 0分别是011
是，则F=D 3。请写出G 1、G 0的4种取值下的F 表达式。
F ABC ACD ABD =++ABC ACD ABD =++ABC ACD ABD
=??
解： F=
701601501401301201101001D G AG D G AG D G G A D G G A D G G A D G G A D G G A D G G A +++++++
=B G AG C G G A B G G A C G G A C G G A C G G A 010*********+++++
B ，F G G ==时当0001 10101==，F G G 时当
C ，F G G ==时当1001 C B ，F G G +==时当1101
六、分析下图，并读出其存储的信息。
解：
七、写出下图的Z与ABC的关系表达式。
+
+
=
=6
+
4
1
3
z+
5
+
m
A
A
B
C
C
BC
A
m
m
m
+
=
+
1
z+
3
=7
2
B
m
A
C
m
m
BC
+
=
+
3
z+
3
=5
3
B
C
m
B
A
m
A
m
+
=
+
+
4
+
2
4
=7
m
C
B
C
ABC
z+
B
m
A
m
m
八、如下图同步RS锁存器，写出Q 的表达式，画出输出波形Q。（Q初始值为0）
解：（1）
R·S= 0(约束条件)
（2）
九、2线-4线译码器的功能表和逻辑功能示意图如下。试以该译码器为核心，另加一个或门表示Y=A （。请画出电路图。
解：
电路图如下：
数字逻辑电路期末考试试卷及答案
期末考试试题（答案） 考试科目：数字逻辑电路 试卷类别：3卷 考试时间：110 分钟 XXXX 学院 ______________系 级 班 姓名 学号 题号 一 二 三 四 总分 得分 一、选择题（每小题2分，共20分） 1． 八进制（273）8中，它的第三位数2 的位权为___B___。 A ．(128)10 B ．(64)10 C ．(256)10 D ．(8)10 2. 已知逻辑表达式C B C A AB F ++=，与它功能相等的函数表达式_____B____。 A ．A B F = B ． C AB F += C ．C A AB F += D ． C B AB F += 3. 数字系统中，采用____C____可以将减法运算转化为加法运算。 A ． 原码 B ．ASCII 码 C ． 补码 D ． BCD 码 4．对于如图所示波形,其反映的逻辑关系是___B_____。 A ．与关系 B ． 异或关系 C ．同或关系 D ．无法判断 5． 连续异或1985个1的结果是____B_____。 A ．0 B ．1 C ．不确定 D ．逻辑概念错误 得分 评卷人 装 订 线 内 请 勿 答 题
6. 与逻辑函数D C B A F+ + + =功能相等的表达式为___C_____。 D C B A F+ + + =B．D C B A F+ + + = D．D C B A F+ + = 7．下列所给三态门中，能实现C=0时，F=AB；C=1时，F为高阻态的逻辑功能的是____A______。 8. 如图所示电路，若输入CP脉冲的频率为100KHZ，则输出Q的频率为 _____D_____。 A．500KHz B．200KHz C．100KHz D．50KHz 9．下列器件中，属于时序部件的是_____A_____。 A．计数器B．译码器C．加法器D．多路选择器 装
2012年数字逻辑复习题
2012数字逻辑复习提要 一、选择题 1.若ABCDEFGH 为最小项，则它有逻辑相邻项个数为( A ) A. 8 B. 82 C. 28 D. 16 2.如果编码0100表示十进制数4，则此码不可能是(B ) A. 8421BCD 码 B. 5211BCD 码 C. 2421BCD 码 D. 余3循环码 3.构成移位寄存器不能采用的触发器为( D ) A. R-S 型 B. J-K 型 C. 主从型 D. 同步型 5.以下PLD 中，与、或阵列均可编程的是(C )器件。 A. PROM B. PAL C. PLA D. GAL 6．函数F(A,B,C,D)=∑m(1,3,4,6,8,10)，它的卡诺图如右图所示。函数的最简与或表达式F= A 。 A ． B ． C ． D ． 7．组合电路是指 B 组合而成的电路。 A ．触发器 B ．门电路 C ．计数器 D ．寄存器 8．电路如右图所示，经CP 脉冲作用后，欲使Q n+1 =Q ，则A ，B 输入应为 AB 。 A ．A=0，B=0 B ．A=1，B=1 C ．A=0，B=1 D ．A=1，B=0 9．一位十进制计数器至少需要 4个触发器。 A ．3 B ．4 C ．5 D ．10 D B A D B A D B A ++D B A D C A C B A ++D C A D B A C B A ++D B A D B A D B A ++
10．n 个触发器构成的扭环计数器中，无效状态有 D 个。 A ．n B ．2n C ．2 n-1 D ．2n -2n 11．GAL 器件的与阵列 ，或阵列 D 。 A ．固定，可编程 B ．可编程，可编程 C ．固定，固定 D ．可编程，固定 12．下列器件中是 C 现场片。 A ．触发器 B ．计数器 C ．EPROM D ．加法器 13．IspLSI 器件中，缩写字母GLB 是指 B 。 A ． 全局布线区 B ．通用逻辑块 C ．输出布线区 D ．I/O 单元 14． 在下列逻辑部件中，不属于组合逻辑部件的是D 。 A ． 译码器 B ．编码器 C ．全加器 D ．寄存器 15． 八路数据选择器，其地址输入端(选择控制段)有 C 个。 A ．8 B ．2 C ．3 D ．4 16． 为将D 触发器转换为T 触发器，下图所示电路虚线框内应是 。 A ． 或非门 B ． 与非门 C ． 异或门 D ． 同或门 17．用n 个触发器构成计数器，可得到最大计数摸是 B 。 A ．n B ．2n C ．2 n D ．2n-1 18．) (F ,)6,5,4,3,2,1,0(C)B ,,F(A == ∑则m C (A)ABC (B)A+B+C (C)__ __ __ C B A ++ (D) __ ____C B A 19．或非门构成的基本RS 触发器，输入端SR 的约束条件是（A ） (A)SR=0 (B)SR=1 (C)1__ __ =+R S (D) 0__ __=+R S 21．在CP 作用下，欲使D 触发器具有Q n+1 =__ n Q 的功能，其D 端应接（ D ） (A)1 (B) 0 (C) n Q (D) __n Q
数字逻辑模拟试题
数字逻辑模拟试题 一．单项选择题1．表示任意两位无符号十进制数至少需要（）二进制数。 A ．6 B．7 C．8 D．9 2．余3码10001000对应的2421码为（）。 A ．01010101 B.10000101 C.10111011 D. 11101011 3．下列四个数中与十进制数（72）10 相等的是（）A．（01101000）2 B. （01001000）2 C.（01110010）2 D. （01001010）2 4．某集成电路芯片，查手册知其最大输出低电平U oLmax =0.5V，最大输入低电平U lLmax =0.8V，最小输出咼电平U oHmi n= 2.7V，最小输入高电平U lHmi n= 2.0V，则其高电平噪声容限U NH=（） A．0.3V B.0.6V C.0.7V D.1.2V
5 ?标准或-与式是由（）构成的逻辑表达式。 A ?与项相或 B.最小项相或 C.最大项相与 D.或项相与 6.根据反演规则， F A C C DE E的反函数为（）。 A. F [AC C(D E)]E B.F AC C(D E)E C. F (AC CD E)E D.F AC C(D E)E 7、对于TTL或非门多余输入端的处理，不可以（）（ A、接电源 B、通过0.5k Q电阻接地 C、接地 D、与有用输入端并联 8?下列四种类型的逻辑门中，可以用（）实现三种基本逻辑运算。 A.与门 B.或门 C.非门 D.与非门 9.将D触发器改造成T触发器，图1所示电路中的虚线框内应是（）。
A.或非门 B.与非门 C.异或门 D.同或门 10.以下电路中可以实现线与功能的有（）。 A. 与非门 B.三态输出门 C.传输门 D.漏极开路门 11 ?要使JK触发器在时钟作用下的次态与现态相反， JK端取值应为（）。 A. JK=00 B. JK=01 C. JK=10 D. JK=11 12?设计一个四位二进制码的奇偶校验器，需要（）个异或门。 A . 2 B. 3 C. 4 D. 5 13.相邻两组编码只有一位不同的编码是（） A. 2421BCD码 B.8421BCD码 C.余3 码 D.循环码14?下列电路中，不属于时序逻辑电路的是（） A.计数器 B.全加器 C.寄存器 D.RAM
数字逻辑2013期末复习
数字逻辑 2013期末复习一 一、单项选择题 1、n 个变量可构成（ 3 ）个最小项。 （1）、2n （2）2n-1 （3）n 2 （4）1 2 -n 2、集电极开路（OC ）门电路如下所示，该电路实现的逻辑功能是（ 1 ）。 （1）DE ABC ? （2）ABCDE （3）DE ABC +（4）DE ABC ? 3、若两个逻辑函数表达式的对偶式F`和G`相等，则逻辑函数F 和G （ 1 ）。 （1）相等 （2）不相等 （3）可能等也可能不等 （4）互补 4、为了实现将D 触发器转换为JK 触发器，D 应等于（ 1 ）。 （1）Q K Q J + （2）Q K JQ ?+ （3）Q K Q J + （4）Q K JQ ?+ 5、构成一个6进制加法计数器，至少需要（ 2 ）个触发器。 （1）2个 （2）3个 （3）4个 （4）5个 6、对同一逻辑门电路，分别使用正逻辑和负逻辑表示输入和输出之间的关系，其表达式( 2 )。 (1) 互为反函数 (2) 互为对偶式 (3)相等 (4) 答案都不对 7、F （A,B,C,D)=AB+CD,它包含的最小项个数是( 3 ) (1) 2个 (2) 4个 (3) 7个 (4) 8个 8、下列编码是有效余三码的是( 3 )。 (1) 1111 (2) 0000 (3) 1010 (4) 0010 9、F(A,B,C,D)=AB+CD ，变量A,B,C 哪个取值组合能使F=1。( 2 ) (1) 0000 (2) 0011 (3) 0101 (4) 1010 10、八进制数（175.236）8的十六制数是( 1 )。 (1) 16 (7.4)D F (2) 16 (7.4)D E (3) 16 (7.4)C F (4) 16 (7.3)D F 11、下列逻辑函数中，与（A+B ）(A+C)等价的是( 3 )。 (1) F=AB (2)F=A+B(3) A+BC (4) F= B+C 12、函数F 的卡诺图如图1-1，其最简与或表达式是( 4 )。 (1)D B A D B A F +=D C A + (2)D B A D C A C B A F ++=
《数字逻辑与数字系统》期末考试试题(A)
北京邮电大学2008——2009学年第一学期 《数字逻辑与数字系统》期末考试试题（A ） 考试注意事项 一、学生参加考试须带学生证或学院证明，未带者不准进入考场。学生必须按照监考教师指定座位就坐。 二、书本、参考资料、书包等物品一律放到考场指定位置。 三、学生不得另行携带、使用稿纸，要遵守《北京邮电大学考场规则》，有考场违纪或作弊行为者，按相应规定严肃处理。 四、学生必须将答题内容做在试题答卷上，做在草稿纸上一律无效。 五、学生的姓名、班级、学号、班内序号等信息由教材中心统一印制。 考试 课程 数字逻辑与数字系统 考试时间 2009年1月13日 题号 一 二 三 四 五 六 七 八 总分 满分 10 20 10 10 10 12 14 14 得分 阅卷 教师 一、选择题（每小题1分，共10分。） 1． )D C B (B )B A (A F ++++==( ) A . B B . A+B C . 1 D .AB 2．同步时序电路和异步时序电路比较，其差异在于后者（ ） A . 没有稳定状态 B . 没有统一的时钟脉冲控制 C . 输入数据是异步的 D . 输出数据是异步的 3．（10000011）8421BCD 的二进制码为（ ）。 A .( 10000011)2 B .(10100100)2 C . (1010011)2 D . (11001011)2 4． 74LS85为四位二进制数据比较器。如果只进行4位数据比较，那么三个级联输入端ab 、a=b 应为（ ）。 A . ab 接地，a=b 接地 B . ab 接高电平，a=b 接高电平 C . ab 接高电平，a=b 接地
2015数字逻辑复习题
数字逻辑复习提要 一、选择题 1.若ABCDEFGH 为最小项，则它有逻辑相邻项个数为( A ) A. 8 B. 82 C. 28 D. 16 2.如果编码0100表示十进制数4，则此码不可能是(B ) A. 8421BCD 码 B. 5211BCD 码 C. 2421BCD 码 D. 余3循环码 3.构成移位寄存器不能采用的触发器为( D ) A. R-S 型 B. J-K 型 C. 主从型 D. 同步型 5.以下PLD 中，与、或阵列均可编程的是(C )器件。 A. PROM B. PAL C. PLA D. GAL 6．函数F(A,B,C,D)=∑m(1,3,4,6,8,10)，它的卡诺图如右图所示。函数的最简与或表达式F= A 。 A ． B ． C ． D ． 7．组合电路是指 B 组合而成的电路。 A ．触发器 B ．门电路 C ．计数器 D ．寄存器 8．电路如右图所示，经CP 脉冲作用后，欲使Q n+1 =Q ，则A ，B 输入应为 A 。 A ．A=0，B=0 B ．A=1，B=1 C ．A=0，B=1 D ．A=1，B=0 9．一位十进制计数器至少需要 4个触发器。 A ．3 B ．4 C ．5 D ． 10 D B A D B A D B A ++D B A D C A C B A ++D C A D B A C B A ++D B A D B A D B A ++
10．n 个触发器构成的扭环计数器中，无效状态有 D 个。 A ．n B ．2n C ．2 n-1 D ．2n -2n 11．GAL 器件的与阵列 ，或阵列 D 。 A ．固定，可编程 B ．可编程，可编程 C ．固定，固定 D ．可编程，固定 12．下列器件中是 C 现场片。 A ．触发器 B ．计数器 C ．EPROM D ．加法器 13．IspLSI 器件中，缩写字母GLB 是指 B 。 A ． 全局布线区 B ．通用逻辑块 C ．输出布线区 D ．I/O 单元 14． 在下列逻辑部件中，不属于组合逻辑部件的是D 。 A ． 译码器 B ．编码器 C ．全加器 D ．寄存器 15． 八路数据选择器，其地址输入端(选择控制段)有 C 个。 A ．8 B ．2 C ．3 D ．4 16． 为将D 触发器转换为T 触发器，下图所示电路虚线框内应是 。 A ． 或非门 B ． 与非门 C ． 异或门 D ． 同或门 17．用n 个触发器构成计数器，可得到最大计数摸是 B 。 A ．n B ．2n C ．2 n D ．2n-1 18．F(A,B,C) = ∑m(0,1,2,3,4,5,6)，则F=（C ） (A)ABC (B)A+B+C (C)__ __ __ C B A ++ (D) __ ____C B A 19．或非门构成的基本RS 触发器，输入端SR 的约束条件是（A ） (A)SR=0 (B)SR=1 (C)1____=+R S (D) 0__ __=+R S 21．在CP 作用下，欲使D 触发器具有Q n+1 =__ n Q 的功能，其D 端应接（ D ） (A)1 (B) 0 (C) n Q (D) __n Q
北京邮电大学 数字逻辑期末模拟试题5
C 本科试题（五） 一、选择题（每小题2分，共20分） 1. A 3、A 2、A 1、A 0是四位二进制码，若电路采用奇校验，则校验位C 的逻辑表达式是___________。 A. B. C. D. 2. 要使3:8 线译码器（74LS138）能正常工作，使能控制端的 电平信号应是____________。 A. 001 B. 011 C. 100 D. 111 3. 最小项的逻辑相邻项是___________。 A. B. C. D. 4. 设，则它的非函数是___________。 A. B. C. D. 5. 下列各函数相等，其中无冒险现象的逻辑函数是___________。 A. B. C. D. 6. 为实现将D 触发器转换为T 触发器，图1所示电路的虚线框内应是_________。 a) 或非门 b) 与非门 c) 异或门 d) 同或门 7. 用计数器产生110010序列，至少需要________个触发器。 A. 2 B. 3 C. 4 D. 8 8. 从编程功能讲，E 2PROM 的与阵列________，或阵列________。 A. 固定，可编程 B. 可编程，固定 C. 可编程，可编程 D. 固定，固定 9. 在图 。 10123⊕⊕⊕⊕A A A A 0123A A A A ⊕⊕⊕00123⊕⊕⊕⊕A A A A 0123A A A A +++ B A G G G 221,,D C B A ABC D CD B A D C B A D C B A D C AB F +=D C B A F +?+=)()(D C B A F +?+=)()(D C B A F +?+=D C AB F +=CD C B AC F ++=D AC C B CD F ++=AB BD CD C B AC F ++++=BD D C B CD AC F +++=n n Q Q =+1图1 T A B D
数字逻辑和设计基础 期末复习题
1、采用3-8线译码器74LS138和门电路构成的逻辑电路如图所示，请对该电路进行分析，写出输出方程，并化解为最简与-或式。（10分） 1、解：分析此图，可知：F1=0134m m m m +++， F2=4567m m m m +++ 化简过程：由卡诺图及公式化简均可，此处略 化简得：1F A C BC =+（2分） 2F A = 2.已知逻辑函数： F ABC ABC ABC ABC ABC =++++，试用一片4选1数据选择器和门电路实现该逻辑函数，要求采用代数法，写出设计全过程，并画出电路图。 （10分） A 1 ST Y D 0D 1D 2D 3 A 0 ① 写出逻辑函数F 的表达式（2分） ==F A B C AB C ABC A BC ABC A B C AB C C A BC ABC A B C AB A BC ABC =+++++++++++（） ② 写出4选1数据选择器输出端逻辑函数Y 的表达式（2分） 100101102103Y A A D A A D A A D A A D =+++ ③令 10A A A ==、B ，比较F 和Y 两式可得： （2分）
01231D C D D D C ==== ④ 根据上式画出的逻辑图。（4分） 五、 画出下列各触发器Q 端的波形：（设Q n = 0）(10 分，每小题5 分) 1、已知JK 触发器输入信号J 和K 、时钟脉冲CP 、异步置位端D R 和D S 的波形如下图 所示，试画出触发器输出端Q 的波形，设初始状态为0。（5分） Q CP J S D D K J 2、下图由边沿D 触发器构成的触发器电路，设其初始状态为0。输入信号如右 图所示，试画出Q 端的输出波形。（5分） CP Q D R D
数字逻辑期末考试题
数字逻辑考试题 数字逻辑考试题(一) 一、填空（共17分，每空1分） 1. （1011.11）B =（ ） D =（ ）H 2. （16）D =（ ）8421BCD 码。 3. 三态门的输出有 、 、 三种状态。 6. ABC C B A Y =),,( 的最简式为Y= 。 7. 由n 位寄存器组成的扭环型移位寄存器可以构成 进制计数器。 10. 四位环型计数器初始状态是1000，经过5个时钟后状态为 。 11. 在RS 、JK 、T 和D 触发器中， 触发器的逻辑功能最多。 12. 设一个包围圈所包围的方格数目为S ，消去的变量数目为N ，那么S 与N 的关系式应是 。 13. 在卡诺图化简逻辑函数时，圈1求得 的最简与或式，圈0求得 的最简与或式。 二、选择（共10分，每题1分） 1. DE BC A Y +=的反函数为Y =（ ）。 A. E D C B A Y +++?= B. E D C B A Y +++?= C. )(E D C B A Y +++?= D. )(E D C B A Y +++?= 3. 十进制数25用8421BCD 码表示为（ ）。 A. 10101 B. 0010 0101 C. 100101 D. 10101 4. 若用1表示高电平，0表示低电平，则是（ ）。 A. 正逻辑 B. 负逻辑 C. 正、负逻辑 D. 任意逻辑 5. 下逻辑图的逻辑表达式为（ ）。 A. AC BC AB Y = B. BC AC AB Y ++= C. BC AC AB Y ++= D. BC AC AB Y = 6. 三态门的逻辑值正确是指它有（ ）。 A. 1个 B. 2个 C. 3个 D. 4个 9. 组合逻辑电路在电路结构上的特点下列不正确的是（ ）。 A. 在结构上只能由各种门电路组成 B. 电路中不包含记忆（存储）元件 C. 有输入到输出的通路 D. 有输出到输入的反馈回路 10. 已知74LS138译码器的输入三个使能端（E 1=1，022==B A E E ）时，地址码A 2A 1A 0=011，则输 出07~Y Y 为（ ）。 A. 11111101 B. 10111111 C. 11110111 D. 11111111 三 、简答题（共15分，每题5分）
数字逻辑与数字电路复习题
数字逻辑复习题*红色表示知识点说明文字01数制码制和逻辑代数533 多选题34 1．下列BCD码中有权码有( )。 A．8421BCD B．余3BCD C．5211BCD D．格雷(循环)码 \\AC 2．下列BCD码中无权码有( )。 A．8421BCD B．余3BCD C．5211BCD D．格雷(循环)码 \\BD 3．下列二进制数中是奇数的有( )。 A．00101001111110101 B．00010000110111010 C．10111011111101 D．1000000011110101 \\ACD 4．下列8421BCD码中是偶数的有( )。 A．010********* B．10000110111010 C．011101111110 D．001000111101 \\BC 5．下列十六进制数中是奇数的有( )。 A．37F B．2B8 C．34E D．FF7
\\AD 6．下列十六进制数中是偶数的有( )。 A．37F B．2B8 C．34D D．F3E \\BD 7．比十进制数0.1D大的数是( )。 A．二进制数0.1B B．8421BCD码0.0001 C．八进制数0.1Q D．十六进制数0.1H \\AC 8．比十进制数10D小的数是( )。 A．十六进制数10H B．二进制数10B C．8421BCD码00010000 D．八进制数10Q \\BD 9．5211BCD码的特点是( )。 A．具有逻辑相邻性B．具有奇偶校验特性 C．是一种有权码D．按二进制数进行计数时自动解决了进位问题\\CD 10．余3BCD码的特点是( )。 A．当作二进制码看比等值的8421BCD码多3 B．是一种有权码C．按二进制进行加法时自动解决了进位问题D．具有逻辑相邻性\\AC 11．格雷(循环)码的特点是( )。
数字逻辑模拟试卷
4、如果竞争的结果导致电路最终进入同一稳定总态，则称为临界竞争。 （ ） 5、门电路的扇出是表示输出电压与输入电压之间的关系。 （ ） 三、简答题（每题5分，共10分） 1、请列出3种“曾经是模拟的”现在却“已经成为数字的”系统，并简述为什么会有这种转变。 2、采用CMOS 晶体管实现的“与非门”和“或非门”，哪个速度快？为什么？ 四、应用题（共70分） 1、已知接收端收到的汉明码码字a7a6a5a4a3a2a1=1100010，问在最多一位错的情况下发送端发送的码字是什么？（5分） 2、用卡诺图化简下列函数：（5分） ()()15,14,13,2,1,012,11,10,5,4,3,,,d F Z Y X W += ∑ 3、旅客列车分为特快A ，直快B 和慢车C ，它们的优先顺序为：特快、直快、慢车。同一时间内，只能有一趟列车从车站开出，即只能给出一个开车信号，试设计满足上述要求的开车信号控制电路。（10分） （1）列出真值表（5分） （2） 写出最简的输出逻辑表达式（5分） 4、运用一个MSI 器件实现余3码向8421BCD 码的转换。（10分） 5、运用“圈到圈”逻辑设计思想，采用74X138译码器和适当的逻辑门设计一个1位十进制数2421码的奇偶位产生电路（假定采用奇检验）。（10分）
1）作出状态/输出表（5分）。 2）说明它是Mealy 机还是Moore 机（2分） 3）说明这个电路能对何种输入序列进行检测。（3分） 7、作“0101”序列检测器的Mealy 型状态表和Moore 型状态表。凡收到输入序列为“0101”时，输出为1；并规定检测的“0101”序列不重叠。典型输入输出序列如下：（10分） 输入X ：1 1 0 1 0 1 0 1 0 0 1 1 输出Z ：0 0 0 0 0 1 0 0 0 0 0 0 看下面的例子就清楚了： 某序列检测器有一个输入端x 和一个输出端Z 。输入端 x 输入一串随机的二进制代码，当输入序列中出现011时，输出Z 产生一个1输出，平时Z 输出0 。典型输入、输出序列如下。 输入 x: 1 1 1 1 1 1 1 输出 Z: 1 1 试作出该序列检测器的原始状态图和原始状态表。 解.假定用Mealy 型同步时序逻辑电路实现该序列检测器的逻辑功能。 设: 状态A ------为电路的初始状态。 状态B ------表示收到了序列"011"中的第一个信号"0"。 状态C ------表示收到了序列"011"中的前面两位"01" 。 状态D ------表示收到了序列"011"。 ※ 当电路处在状态A 输入x 为0时，应令输出Z 为0转向状态B ；而处在状态A 输入x 为1时，应令输出Z 为0停留在状态A ，因为输入1不是序列"011"的第一个信号，故不需要记住。该转换关系如图5.16(a )所示。 Q1 Q2
数字逻辑考试答案
中国石油大学（北京）远程教育学院 《数字逻辑》期末复习题 一、单项选择题 1. TTL 门电路输入端悬空时，应视为( A ) A. 高电平 B. 低电平 C. 不定 D. 高阻 2. 最小项D C B A 的逻辑相邻项是（ D ） A ．ABCD B ．D B C A C ．C D AB D ．BCD A 3. 全加器中向高位的进位1+i C 为( D ) A. i i i C B A ⊕⊕ B.i i i i i C B A B A )(⊕+ C.i i i C B A ++ D.i i i B C A )(⊕ 4. 一片十六选一数据选择器，它应有（ A ）位地址输入变量 A. 4 B. 5 C. 10 D. 16 5. 欲对78个信息以二进制代码表示，则最少需要（ B ）位二进制码 A. 4 B. 7 C. 78 D. 10 6. 十进制数25用8421BCD 码表示为（B ） 101 0101 7. 常用的BCD 码有（C ） A:奇偶校验码 B:格雷码 C:8421码 D:ASCII 码 8. 已知Y A AB AB =++,下列结果中正确的是（C ） A:Y=A B:Y=B C:Y=A+B D: Y A B =+ 9. 下列说法不正确的是（ D ） A:同一个逻辑函数的不同描述方法之间可相互转换 B:任何一个逻辑函数都可以化成最小项之和的标准形式 C:具有逻辑相邻性的两个最小项都可以合并为一项 D:任一逻辑函数的最简与或式形式是唯一的 10. 逻辑函数的真值表如下表所示，其最简与或式是（C ） A: ABC ABC ABC ++ B: ABC ABC ABC ++ C: BC AB + D: BC AC + 11．以下不是逻辑代数重要规则的是( D ) 。
2018~2019数字逻辑设计期末考题
2018~2019 数字逻辑设计期末考题 回忆 by liuxilai && 18~19年选课同学 一、简答题（6×5=30分） 1、非确定组合逻辑优化中的蕴含项、质蕴含项和实质蕴含项 2、简述SR、D、JK、D触发器的功能 3、建立时间（setup time）和保持时间的概念，并说明如何确保同步时序逻辑电路正常的工作 4、请简述摩尔机、米利机和同步米利机的概念，并说明如何将前两者转换为后者 5、状态等价的两个含义 6、状态分配的五个原则 二、组合逻辑（2×10=20分） 1、用卡诺图化简以下函数，画卡诺图，并写出蕴含项与实质蕴含项（SOP） F(A,B,C,D)=m(0,2,8,9,10,14)+d(3,4,5) 2、用QM算法化简以下函数 F(A,B,C,D)=m(0,1,2,5,6,7,8,9,10,14)+d(12) 三、时序逻辑（15×2=20） 1、用163计数器设计从1~24计数的计数器，输入为时钟信号CLK，，使能信号En,输出为进位ECO与h[4:0]。 2、使用蕴含表法化简以下状态表 四、状态机设计（30分） 1（10分）、用verilog语言，设计识别串行同步输入序列为1的同步米利机，初始状态复位时输出为0，当1的个数被3整除时输出为1. 2、（20分）米利机，当输入序列中出现011或101时，输出z0有效，序列可重叠。
1（10分）、给出以下状态图，补充完整（图中状态内的编码与输入序列无关）。 2）使用D触发器与最少的NAND与非门，根据上面的状态分配设计电路 （2分）画出二进制状态表 （8分）触发器激励输入与电路输出的卡诺图化简，并写出化简后的函数。
数字逻辑期末复习题
一、选择题（每小题2分，共20分） 1． 八进制（273）8中，它的第三位数2 的位权为___B___。 A ．(128)10 B ．(64)10 C ．(256)10 D ．(8)10 2. 已知逻辑表达式C B C A AB F ++=，与它功能相等的函数表达式_____B____。 A ．A B F = B ． C AB F += C ．C A AB F += D ． C B AB F += 3. 数字系统中，采用____C____可以将减法运算转化为加法运算。 A ． 原码 B ．ASCII 码 C ． 补码 D ． BCD 码 4．对于如图所示波形,其反映的逻辑关系是___B_____。 A ．与关系 B ． 异或关系 C ．同或关系 D ．无法判断 5． 连续异或1985个1的结果是____B_____。 A ．0 B ．1 C ．不确定 D ．逻辑概念错误 6. 与逻辑函数D C B A F +++= 功能相等的表达式为 ___C_____。 A ． D C B A F +++= B ． D C B A F +++=
C ． D C B A F = D ．D C B A F ++= 7．下列所给三态门中，能实现C=0时，F=AB ；C=1时，F 为高阻态的逻辑功能的是____A______。 Q 的频率为_____D_____。 ． 100KHz D ．50KHz 9．下列器件中，属于时序部件的是_____A_____。 A ． 计数器 B ． 译码器 C ． 加法器 D ．多路选择器 10．下图是共阴极七段LED 数码管显示译码器框图，若要显示字符“5”，则译码器输出a ～g 应为____C______。 A ． 0100100 B ．1100011 C ． 1011011 D ．0011011
数字电路模拟试题 ()
《数字逻辑分析与设计》模拟试题 一、 单项选择题 1. 只有在时钟的下降沿时刻，输入信号才能被接收，该种触发器是（ ）。 A. 高电平触发器 B.下降沿触发器 C. 低电平触发器 D. 上升沿触发器 2. 下列电路中，属于时序逻辑电路的是( ) A. 编码器 B. 译码器 C. 数值比较器 D. 计数器 3. 若将一个TTL 与非门（设输入端为A 、B ）当作反相器使用，则A 、B 端应如何连接（ ） A. A 、B 两端并联使用 B. A 或B 中有一个接低电平0 C. 不能实现 4. 在二进制译码器中，若输入有5位二进制代码，则输出有（ ）个信号。 A. 32 B. 16 C. 8 D. 4 5. 同步RS 触发器的“同步”时指( ) A. RS 两个信号同步 B. Qn+1与S 同步 C. Qn+1与R 同步 D. Qn+1与CP 同步 6. 不是最小项ABCD 逻辑相邻的最小项是( ) A. A BCD B. A B CD C. A B C D D. AB C D 7. 与A B C ++相等的为（ ） A. A B C ?? B. A B C ?? C. A B C ++ 8. 测得某逻辑门输入A 、B 和输出F 的波形如图1所示，则F(A ，B)的表达式是（ ） A. F=AB B. F=A+B C.B A F ⊕= D.B A F = 图1 9. 某逻辑函数的真值表见表1，则F 的逻辑表达式是（ ）。
A. AC AB F+ = B. C B AB F+ = C. AC B A F+ = D. AC B A F+ = 10. 要实现 n n Q Q= +1 ）。 11. 可以用来实现并/( ) A. 计数器 B. 全加器 C. 移位寄存器 D. 存储器 12. 下列触发器中没有计数功能的是（） A. RS触发器 B. T触发器 C. JK触发器 D. Tˊ触发器 13. 某逻辑电路输入A、B和输出Y的波形如图2所示，则此电路实现的逻辑功能是（） A. 与非 B. 或非 C. 异或 D. 异 或非 图2 14. 若两个逻辑函数相等，则它们必然相同的是（） A. 真值表 B. 逻辑表达式 C. 逻辑图 D. 电路图 15. 能将输入信号转变成二进制代码的电路称为（） A. 译码器 B. 编码器 C. 数据选择器 D. 数据分配器 二、填空题 1. 完成下列数制之间的转换（25.25） 10 ＝（） 2 ＝（） 8 A B C F 0 0 0 0 1 0 1 0 1 1 1 1 1 1
“数字逻辑”试题复习资料
………密………封………线………以………内………答………题………无………效…… 电子科技大学二零零六至二零零七学年第二学期期末考试 试卷评分基本规则 数字逻辑设计及应用课程考试题中文A卷（120分钟）考试形式：闭卷考试日期2007年7月日课程成绩构成：平时20 分，期中20 分，实验0 分，期末60 分 一、填空题（每空1分，共5分） 1、CMOS与非门的未用输入端应连接到逻辑（1）电平或者输入信号连接端上。 2、DAC的功能是将（数字）输入成正比地转换成模拟输出。 512 EPROM可存储一个（9 ）输入4输出的真值表。 3、4 4、74X163的RCO输出有效条件是：仅当使能信号（ENT）有效，并且计数器的状态是15。 5、已知二进制原码为 ( 001101) 2 , 问对应的8-bit的补码为 ( 00001101 )2. 二、单项选择题：从以下题目中选择唯一正确的答案。（每题2分，共10分） 1、八路数据分配器的地址输入端有（B）个。 A. 2 B. 3 C. 4 D. 5 2、以下描述一个逻辑函数的方法中( C )只能唯一表示。 A.表达式 B.逻辑图 C.真值表 D.波形图 3、实现同一功能的Mealy型同步时序电路比Moore型同步时序电路所需要的（ B ）。 A. 状态数目更多 B. 状态数目更少 C. 触发器更多 D. 触发器更少 4、使用移位寄存器产生重复序列信号“1000001”，移位寄存器的级数至少为（D）。 A. 2 B. 3 C. 4 D.5 5、下列各逻辑函数式相等，其中无静态冒险现象的是（D）。 A. F=B’C’+AC+A’B B. F=A’C’+BC+AB’ C. F=A’C’+BC+AB’+A’B D. F=B’C’+AC+A’B+BC+AB’+A’C’
(完整版)数字逻辑期末试卷(B卷)试题及答案
华东师范大学期末试卷(B) 2009 — 2010 学年第 一 学期 课程名称：___数字逻辑________ 学生姓名：___秦宽________________ 学 号：_2013041046__________________ 专 业：____软件工程_______ 年级/班级：13级软件工程 课程性质：公共必修、公共选修、专业必修、专业选修 一、填空题 (20分，每空2分) 1. （2010）D =（ ）B = （ ）H = （ ）8421BCD 答案：（111 1101 1010）B = （7DA ）H = （0010 0000 0001 0000）8421BCD 2. 仓库门上装了两把暗锁，A 、B 两位保管员各管一把锁的钥匙，必须二人同时开锁才能进库。这种逻辑关系为 。 答案：与逻辑 3. 逻辑函数式F=AB+AC 的对偶式为 ，最小项表达式为∑=m F ( )。 答案：))((C A B A F D ++= ∑=m F (5，6，7) 2.逻辑函数D AC CD A C AB D C ABD ABC F ''''''+++++=的最简与或式是 。 答案：'D A + 4. 从结构上看，时序逻辑电路的基本单元是 。 答案：触发器 5. JK 触发器特征方程为 。 答案：Q K JQ ''+ 6.A/D 转换的一般步骤为：取样，保持， ，编码。 答案：量化
二、选择题 (20分，每题2分) 1. 计算机键盘上有101个键，若用二进制代码进行编码，至少应为（ ）位。 A) 6 B) 7 C) 8 D) 51 答案：B 2. 在函数F=AB+CD 的真值表中，F=1的状态有（ ）个。 A) 2 B) 4 C) 6 D) 7 答案：D 3. 为实现“线与”逻辑功能，应选用（ ）。 A) 与非门 B) 与门 C) 集电极开路（OC ）门 D) 三态门 答案：C 4. 图1所示逻辑电路为( )。 A) “与非”门 B) “与”门 C)“或”门 D) “或非”门 图1 答案：A 5. 在下列逻辑部件中，属于组合逻辑电路的是（ ）。 A) 计数器 B) 数据选择器 C) 寄存器 D) 触发器 答案：B 6. 已知某触发器的时钟CP ，异步置0端为R D ，异步置1端为S D ，控制输入端V i 和输出Q 的波形如图2所示，根据波形可判断这个触发器是（ ）。 B C
数字逻辑复习题
姓名： 学号： 班级： 院（部）： 系（教研室）主任签字： 教学院长（主任）签字：
姓名：学号：班级：28.函数F的卡诺图如图所示，其最简与或表达式是【 D 】。 A. D B A D B A F+ =D C A + B.D B A D C A C B A F+ + = C.D C A D B A C B A F+ + = D.D B A D B A D B A F+ + = 29．用四选一数据选择器实现函数Y=0 1 1 A A A A+，应使【 A 】。 A.D0=D2=0，D1=D3=1 B.D0=D2=1，D1=D3=0 C.D0=D1=0，D2=D3=1 D.D0=D1=1，D2=D3=0 30.下图所示的组合逻辑电路，其函数表达式为【 A 】。 A．F AB BD CD =++ B.(0,4,5,7,8,12,13,14,15) F m =∑ C． (1,2,3,6,9,,10,11) F m =∑ D.(0,8,12,14,15) F m =∑ 31．时序电路中不可缺少的部分为【 B 】。 A.组合电路 B.记忆电路 C.同步时钟信号 D.组合电路和记忆电路 32．n个触发器构成的计数器中，有效状态最多有【 D 】个。 A.n B.2n C.2n-1 D. 2n 33.把一个五进制计数器与一个四进制计数器串联可得到【 D 】进制 计数器。 A.4 B.5 C.9 D.20
学号： 班级： A B 等价的逻辑函数为【 A 】。 ∑(0,5)
学号： 班级： 第7 页共8 页第8 页共8 页
姓名： 学号： 班级： 第 9 页 共 8 页 第 10 页 共 8 页 的惟一输出有效电平是【
西安电子科技大学网教数字逻辑电路模拟题资料
西安电子科技大学网教数字逻辑电路模拟 题
模拟试题一 一、单项选择题（每题 2分，共30分） 1 、下列数中最大的数是 [ ] 。 A （ 3.1 ） H B （ 3.1 ） D C (3.1) O D (11.1) B 2 、（ 35.7 ） D 的余 3BCD 是 [ ] 。 A 00110101.0111 B 00111000.1010 C 00111000.0111 D 01101000.1010 3 、与非门的输出完成 F= , 则多余输入端 [ ] 。 A 全部接高电平 B 只需一个接高电平即可 C 全部接地电平 D 只需一个接地即可 4 、逻辑函数 F= ＋ B 的最小项标准式为 [ ] 。 A F= B F= C F= D F= 5 、与 AB ＋ AC ＋相等的表达式为 [ ] 。 A C B C ＋ C D A + 6 、函数 F=(A ＋ C)(B ＋) 的反函数是 [ ] 。 A G=( ＋ B) ·＋· B G=A ＋ C ＋ B · C G=(A ＋) · C ＋ B · D G=(A ) ·＋ (B+ ) 7 、逻辑函数的逻辑相邻项是 [ ] 。 A A C B A C B D D ABC
8 、已知输入 A 、 B 和输出 F 的波形如图所示， 其 F 与 AB 的逻辑关系为 [ ] 。 A 与非 B 或非 C 异或 D 同或 9 、下列逻辑部件属于时序电路的是 [ ] 。 A 译码器 B 触发器 C 全加器 D 移位寄存器 10 、数据选择器的功能是 [ ] 。 A 将一路输入送至多路输出 B 将输入二进制代码转换为特定信息输出 C 从多路输入选择一路输出 D 考虑低位进位的加法 11 、逻辑函数用卡诺图化简时，八个逻辑相邻项合并可消去 [ ] 。 A 一个变量 B 二个变量 C 三个变量 D 四个变量 12 、 JK 触发器从 0 1, 则激励端 J 、 K 的取值为 [ ] 。 A JK=1X B JK=X0 C JK=X1 D JK=0X 13 、移位寄存器的现态为 0110 ，经过左移一位后，其次态为 [ ] 。 A 0110 或 1011 B 1011 或 1010 C 0110 或 1110 D 1101 或 1100 14 、 4 级触发器组成计数器，组成 13 进制计数器，其无效的状态数为 [ ] 。 A 3 个 B 4 个 C 13 个 D 16 个 15 、 N 级触发器组成环形计数器，其进位模为 [ ] 。 A N B 2N C D 二、填空题（每题 2 分，共 10 分） 1. 格雷码的特征是 ________________ 。 2. F= =________________ 。
数字逻辑考题及答案
数字逻辑试题1答案 一、填空：（每空1分，共20分） 1、（20.57）8 =（ 10.BC ）16 2、(63.25) 10= ( 111111.01 )2 3、（FF ）16= ( 255 )10 4、[X]原=1.1101，真值X= -0.1101，[X]补 = 1.0011。 5、[X]反=0.1111，[X]补= 0.1111。 6、-9/16的补码为1.0111，反码为1.0110 。 7、已知葛莱码1000，其二进制码为1111， 已知十进制数为92，余三码为1100 0101 8、时序逻辑电路的输出不仅取决于当时的输入，还取决于电路的状态 。 9、逻辑代数的基本运算有三种，它们是_与_ 、_或__、_非_ 。 10、1⊕⊕=B A F ，其最小项之和形式为_ 。AB B A F += 11、RS 触发器的状态方程为_n n Q R S Q +=+1_，约束条件为0=SR 。 12、已知B A F ⊕=1、B A B A F +=2，则两式之间的逻辑关系相等。 13、将触发器的CP 时钟端不连接在一起的时序逻辑电路称之为_异_步时序逻辑电路 。 二、简答题（20分） 1、列出设计同步时序逻辑电路的步骤。（5分） 答：（1）、由实际问题列状态图 （2）、状态化简、编码 （3）、状态转换真值表、驱动表求驱动方程、输出方程 （4）、画逻辑图 （5）、检查自起动 2、化简)(B A B A ABC B A F +++=（5分） 答：0=F 3、分析以下电路，其中RCO 为进位输出。（5分） 答：7进制计数器。
4、下图为PLD 电路，在正确的位置添 * ， 设计出B A F ⊕=函数。（5分） 5分 注：答案之一。 三、分析题（30分） 1、分析以下电路，说明电路功能。（10分） 解： ∑∑==) 7,4,2,1()7,6,5,3(m Y m X 2分 A B Ci X Y 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 1 1 1 1 0 1 0 1 1 1 1 1 8分 2、分析以下电路，其中X 为控制端，说明电路功能。（10分）