数电课件第六章
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《数字电子技术 》课件第6章
图6.3 SRAM存储元
2. DRAM存储元 静态MOS管组成的存储元中管子数目较多， 不利于提 高集成度。 为了克服这些缺点， 人们利用大规模集成工艺， 研制出了动态DRAM。 DRAM存储信息的原理基于MOS管 栅极电容的电荷存储效应。 由于漏电流的存在， 电容上存储的信息不能长久保持， 因而必须定期给电容补 充电荷， 以免存储的信息丢失， 这种操作称为再生或刷新。
图6.5 随机读/写存储器位扩展方式
2. 字扩展方式 字扩展的方法是将地址线、 输出线对应连接, CS分别与译码器的输出端连接。 图6.6所示为4片256×8 RAM扩展为1024 ×8 RAM， 需要有10根地址输入线。
图6.6 随机读/写存储器字扩展方式
然而每片集成电路上的地址输入端只有8位(A0~A7)， 给出的地址范围全部是0～255， 无法区分4片中同样的地址 单元。 因此增加了两位地址代码A8、A9， 使地址代码增加 到10位， 才得到1024地址。 图6.6中通过2线-4线译码器选 择每片RAM的片选端CS， 当CS=0时， 该片被选中工作, 当 CS=1时， 该片RAM不工作， 从而实现了4片RAM轮流选通 工作。
3. 可擦除可编程只读存储器 可擦除可编程只读存储器(EPROM)不仅可以编程, 而且 写入的信息可以擦除， 从而再编入新的信息， 即可多次编 程。 因此熔丝结构、 二极管结构不能作为EPROM的编程单 元， 而应采用浮栅型MOS管。 编程时， 给写入“0”信息的 MOS管的浮栅充电； 若要擦除信息， 则以紫外光照射使浮 栅上所积累的电荷消失。
地址译码电路实现地址的选择。 在大容量的存储器中， 通常采用双译码结构， 即将输入地址分为行地址和列地址 两部分， 分别由行地址译码电路、 列地址译码电路译码。 行地址译码电路、 列地址译码电路的输出作为存储矩阵的 行地址选择线、 列地址选择线， 由它们共同确定欲选择的 地址单元。 地址单元的个数N与二进制地址码的位数 n满足关系式N=2n。 图6.2是一个1024×4位的RAM实例。
《数字电子技术》课件第六章
Q1nQ2n Q3n
C Q3n
根据方程可得出状态迁移表， 如表 6－1 所示， 再由 表得状态迁移图， 如图 6－2 所示。 由此得出该计数器为 五进制递增计数器， 具有自校正能力(又称自启动能力)。
所谓自启动能力， 指当电源合上后， 无论处于何种状 态， 均能自动进入有效计数循环; 否则称其无自启动能力。
J 3 Q1nQ2n
___ ___
次态方程和时钟方程为 Q1n1 Q3n Q1n
___
Q2n1 Q2n
K3 1 CP1 CP CP2 CP1
___
Q3n1 Q1nQ2n Q3n
CP3 CP
由于各触发器仅在其时钟脉冲的下降沿动作，其余 时刻均处于保持状态，故在列电路的状态真值表时必须 注意。
(1) 当现态为000时，代入Q1和Q3的次态方程中，可
知在CP作用下Qn+1=1,
Q n 1 3
0
，
由于此时CP2=Q1,
Q1由
0→1 产生一个上升沿，用符号↑表示，故Q2处于保持状
态， 即 Q2n1 Q2n 0 。 其次态为 001。
(2)
当现态为
001
时，
Q n1 1
0,
Q n1 3
0
，此
z Q1n
(2) 列出状态真值表。 假定一个现态， 代入上述次态方程中得相应的次态， 逐个假定列表表示即得相应的状态真值表， 如表 6－3 所示。
(3) 画出状态迁移图。 由状态真值表可得出相应的状态图， 如图 6－8 所示。
图 6-8 例 3 状态迁移图
(4) 画出给定输入x序列的时序图。 根据给出的x序列， 由状态迁移关系可得出相应的次 态和输出。 如现态为 00， 当x=1 时， 其次态为 01， 输出 为0； 然后将该节拍的次态作为下一节拍的现态， 根据输 入x和状态迁移关系得出相应的次态和输出， 即 01 作为第 二节拍的现态。 当x=0 时， 次态为 11， 输出为 0， 如此 作出给定x序列的全部状态迁移关系， 如下所示， 其箭头 表明将该节拍的次态作为下一节拍的现态。
【2024版】精品课件-数字电子技术(第三版)(刘守义)-第6章
果从Q3~Q0取得输出可以构成一个八进制计数器。 对比一下图 6.6中的时钟脉冲波形与Q3的输出波形， 不难发现，Q3的波形 的频率恰为时钟波形频率的1/8。 如果从Q3取得输出， 则 6.5电路构成了一个8分频器。
第6章 寄 存 器
2. 所谓可编程分频器是指分频器的分频比可以受程序控制。 在现代通信系统与控制系统中，可编程分频器得到广泛的应 用。 下面以图6.10的实际电路为例， 介绍利用移位寄存器 实现可编程分频的基本思路。
(2) 并行加载数据。 断开电源， 将S0、 S1置11（都接 高电平）， 将D0~D3置1010； 接通电源， 此时， 发光二极 管均不亮， 送出一个单脉冲， 观察发光二极管的亮、 灭情 况。如果操作准确， 发光二极管的亮、 灭指示Q0~Q3的数据 为1010， 说明D0~D3的数据已加载到输出端， 此时再改变输 入端的数据， 输出数据不变。
第6章 寄 存 器 实训6 寄 存 器
6.1 寄存器的功能与使用方法 6.2 寄存器应用实例 6.3 寄存器集成电路简介
第6章 寄 存 器
实训6 1. （1） 了解寄存器的基本功能。 （2） 学会寄存器的使用方法。 （3） 熟悉寄存器的一般应用。 （4） 进一步掌握数字电路逻辑关系的检测方法。
第6章 寄 存 器
第6章 寄 存 器
当A、 B的数据(即74LS194 S0、 S1端的数据)为01时， 数据右移； 第一个时钟脉冲过后， 74LS194（1）DSR端的数 据1移位至Q0端， 其他Q端的0均依次右移， 各输出端的数据 如表6.1的第2行数据所示； 此后， 随着时钟脉冲的到来， 发光二极管自左至右一个个点亮， 第8个脉冲以后， 全部二 极管均点亮, 此时， DSR端的数据变为0， 随着后续脉冲的到 来， 发光二极管自左至右一个个熄灭。
第6章 寄 存 器
2. 所谓可编程分频器是指分频器的分频比可以受程序控制。 在现代通信系统与控制系统中，可编程分频器得到广泛的应 用。 下面以图6.10的实际电路为例， 介绍利用移位寄存器 实现可编程分频的基本思路。
(2) 并行加载数据。 断开电源， 将S0、 S1置11（都接 高电平）， 将D0~D3置1010； 接通电源， 此时， 发光二极 管均不亮， 送出一个单脉冲， 观察发光二极管的亮、 灭情 况。如果操作准确， 发光二极管的亮、 灭指示Q0~Q3的数据 为1010， 说明D0~D3的数据已加载到输出端， 此时再改变输 入端的数据， 输出数据不变。
第6章 寄 存 器 实训6 寄 存 器
6.1 寄存器的功能与使用方法 6.2 寄存器应用实例 6.3 寄存器集成电路简介
第6章 寄 存 器
实训6 1. （1） 了解寄存器的基本功能。 （2） 学会寄存器的使用方法。 （3） 熟悉寄存器的一般应用。 （4） 进一步掌握数字电路逻辑关系的检测方法。
第6章 寄 存 器
第6章 寄 存 器
当A、 B的数据(即74LS194 S0、 S1端的数据)为01时， 数据右移； 第一个时钟脉冲过后， 74LS194（1）DSR端的数 据1移位至Q0端， 其他Q端的0均依次右移， 各输出端的数据 如表6.1的第2行数据所示； 此后， 随着时钟脉冲的到来， 发光二极管自左至右一个个点亮， 第8个脉冲以后， 全部二 极管均点亮, 此时， DSR端的数据变为0， 随着后续脉冲的到 来， 发光二极管自左至右一个个熄灭。
精品课件-数字电子技术-第6章
可导出
t ln uC () uC (0)
uC () uC (t)
(6.1)
将τ=RC，uC(∞)=UCC，uC(0)=0， (6.1)，可得
uC (t)
2 3
U
代入式
CC
tW
RC ln UCC 0
U CC
2 3
U
CC
RC ln 3 1.1RC
(6.2)
第6章 脉冲波形发生器与整形电路
6.1.3 用555 (1) 输入信号从低电平上升的过程中，电路状态转换时
对应的输入电平与输入信号从高电平下降过程中电路状态转换 对应的输入电平不同，分别称为正向阈值电压UT＋和负向阈值 电压UT－，正向阈值电压与负向阈值电压之差称为回差电压， 用ΔUT表示(ΔUT＝UT＋－UT－)
(2) 在电路状态转换时，通过电路内部的正反馈过程使
第6章 脉冲波形发生器与整形电路
2. (1) 输出脉冲宽度tWO。如图6-8(c)波形图可知，暂稳态 t1～t2的时间即为输出脉冲宽度tWO。为计算方便，以t1时刻作 为计算时间起点，由uC
uC(0＋)≈0， uC(∞)≈UDD，
uC(tWO)=UTH=
1 UDD, τ≈RC 2
第6章 脉冲波形发生器与整形电路
它由电阻分压器、电压比较器C1和C2、基本RS触发器、放电三 极管V、一个与非门和一个非门组成。
第6章 脉冲波形发生器与整形电路
图6-1 CB555的电路和外引线排列
第6章 脉冲波形发生器与整形电路
555定时器的功能如表6-1 表6-1 555定时器的功能表
第6章 脉冲波形发生器与整形电路
6.1.2 用555 前面讲过的触发器有两个稳定状态，从一个稳定状态翻转
t ln uC () uC (0)
uC () uC (t)
(6.1)
将τ=RC，uC(∞)=UCC，uC(0)=0， (6.1)，可得
uC (t)
2 3
U
代入式
CC
tW
RC ln UCC 0
U CC
2 3
U
CC
RC ln 3 1.1RC
(6.2)
第6章 脉冲波形发生器与整形电路
6.1.3 用555 (1) 输入信号从低电平上升的过程中，电路状态转换时
对应的输入电平与输入信号从高电平下降过程中电路状态转换 对应的输入电平不同，分别称为正向阈值电压UT＋和负向阈值 电压UT－，正向阈值电压与负向阈值电压之差称为回差电压， 用ΔUT表示(ΔUT＝UT＋－UT－)
(2) 在电路状态转换时，通过电路内部的正反馈过程使
第6章 脉冲波形发生器与整形电路
2. (1) 输出脉冲宽度tWO。如图6-8(c)波形图可知，暂稳态 t1～t2的时间即为输出脉冲宽度tWO。为计算方便，以t1时刻作 为计算时间起点，由uC
uC(0＋)≈0， uC(∞)≈UDD，
uC(tWO)=UTH=
1 UDD, τ≈RC 2
第6章 脉冲波形发生器与整形电路
它由电阻分压器、电压比较器C1和C2、基本RS触发器、放电三 极管V、一个与非门和一个非门组成。
第6章 脉冲波形发生器与整形电路
图6-1 CB555的电路和外引线排列
第6章 脉冲波形发生器与整形电路
555定时器的功能如表6-1 表6-1 555定时器的功能表
第6章 脉冲波形发生器与整形电路
6.1.2 用555 前面讲过的触发器有两个稳定状态，从一个稳定状态翻转
数字电子技术第6章时序逻辑电路简明教程PPT课件
6.2.2 同步时序逻辑电路分析举例 【例题6.1】 分析如图6-3所示的时序电路的逻辑功能。写出电路的驱动方程、状态 方程和输出方程，计算出状态转换表，画出状态转换图和时序图，说明电路能否自 启动。
图6-3 例题6.1的逻辑电路
解：该电路为同步时序电路 (1) 写出触发器的驱动方程。
J 1 K1 Q3 J 2 K 2 Q1 J Q Q ；K Q 1 2 3 3 3
n n n Q3 Q2 Q1
n 1 n 1 n 1 Y Q3 Q2 Q1
0 0 0 0 1
0 0 1 1 0
0 1 0 1 0
0 0 0 1 0
0 1 1 0 0
1 0 1 0 0
0 0 0 0 1 1 1 1
1 0 1 1 1 0 1 1 1
0 1 1 0 1 0 0 0 1
最后还要检查一下得到的状态转换表是否包含了电路所有可能出现的状态。由 于的状态组合共有8种，而根据上述计算过程列出的状态转换表中只有5种，缺少101、 110、111这3种状态。所以还需要将这3种状态分别代入状态方程和输出方程进行计 算，并将计算结果列入表中。至此，才得到完整的状态转换表。 (5) 画出状态转换图。 若以圆圈表示电路的各个状态，以箭头表示状态转换的方向，同时还在箭头旁注明 了状态转换前的输入信号的取值和输出值，这样便得到了时序电路的状态转换图。通常将 输入信号的取值写在斜线之上，将输出值写在斜线以下。
6.1.3 时序逻辑电路的功能描述 时序电路一般可以用驱动方程、状态方程和输出方程来描述。 图6-2中的X(x1，x2，…，xi)为时序逻辑电路的输入信号，Y(y1，y2，…，yj)为 输出信号，Z(z1，z2，…，zk)为存储电路的输入信号，Q(q1，q2，…，ql)为存储 电路的输出信号，也表示时序逻辑电路的状态。这些信号之间的逻辑关系可以用3 个方程组来描述。
数字电子技术基础课件 第6章2(共35张PPT)
2、可以用一个或多个十进制计数器组成任意进制的计数器，具体可以采用 置零法和置数法。
作业：第4版 P302 题5.9 题 5.10 第5版 P349 题6.12 题6.14
异步二进制加法计数器 异步二进制减法计数器
（三）、任意进制计数器的构成方法
（一）、同步计数器 1、同步二进制加法计数器
10110 11
+
1
1011100
用T触发器构成的
同步二进制加法计数器
驱动方程
将驱动方程代入如下特性方程得状态方程
状态方程
输出方程
状态转换表
状态转换图
时序图
2、同步二进制减法计数器
第六章 时序逻辑电路
一、概述
二、同步时序逻辑电路的分析方法 三、若干常用时序逻辑电路
1、寄存器和移位寄存器
2、计数器
四、同步时序逻辑电路的设计方法
第一讲
第二讲
第三讲
第六章 时序逻辑电路 (第二讲）
计数器
计数器是典型的时序电路，所谓计数，就是统计时 钟脉冲（CLK）的个数。还可以用于分频、定时、产 生节拍脉冲和脉冲序列以及进行数字运算等。
10110 0 0
-
1
用T触发器构成的
同步二进制减法计数器
3、同步十进制 加法计数器
驱动方程
状态方程
输出方程
CQ0Q3
状态转换表
状态转换图
同步十进制加法计数器74160
同步计数器同样有传输延迟时间，但触发器之间无延迟，而是共同对被计数CLK的延迟。
四、同步时序逻辑电路的设计方法
+
1
关于同步计数器的传输延时时间问题
2、 由下降沿T触发器构成的异步二进制减法计数器
作业：第4版 P302 题5.9 题 5.10 第5版 P349 题6.12 题6.14
异步二进制加法计数器 异步二进制减法计数器
（三）、任意进制计数器的构成方法
（一）、同步计数器 1、同步二进制加法计数器
10110 11
+
1
1011100
用T触发器构成的
同步二进制加法计数器
驱动方程
将驱动方程代入如下特性方程得状态方程
状态方程
输出方程
状态转换表
状态转换图
时序图
2、同步二进制减法计数器
第六章 时序逻辑电路
一、概述
二、同步时序逻辑电路的分析方法 三、若干常用时序逻辑电路
1、寄存器和移位寄存器
2、计数器
四、同步时序逻辑电路的设计方法
第一讲
第二讲
第三讲
第六章 时序逻辑电路 (第二讲）
计数器
计数器是典型的时序电路，所谓计数，就是统计时 钟脉冲（CLK）的个数。还可以用于分频、定时、产 生节拍脉冲和脉冲序列以及进行数字运算等。
10110 0 0
-
1
用T触发器构成的
同步二进制减法计数器
3、同步十进制 加法计数器
驱动方程
状态方程
输出方程
CQ0Q3
状态转换表
状态转换图
同步十进制加法计数器74160
同步计数器同样有传输延迟时间，但触发器之间无延迟，而是共同对被计数CLK的延迟。
四、同步时序逻辑电路的设计方法
+
1
关于同步计数器的传输延时时间问题
2、 由下降沿T触发器构成的异步二进制减法计数器
数电课件第6章
此后可从 Q0 ～ Qn-1 端获得并行的 n 位二进制数码， 再用n个CLK脉冲又可实现串行输出操作。 （ 3 ）若串行输入端状态为 0 ，则 n 个 CLK 脉冲后， 寄存器便被清零。
举例: 题6.10、6.27
双向移位寄存器
S1S0用来选择工作状态
三种输入方式： 并行输入：D0D1D2D3 右移串行输入: DIR 左移串行输入: DIL 输出方式： 并行输出：Q0Q1Q2Q3
加 /减 选择
CPI S LD U D
使能端
工作状态 保持
S U/D
X
1
1
X
X
X
0
0
1
X
0
预置数(பைடு நூலகம்步)
加计数
0
1
1
减计数
进/借位
74LS191具有异步置数功能.
b.双时钟加/减计数器74LS193
C B LD
B C LD
74LS193具有异步清零和异步置数功能.
2、同步十进制计数器
同步十进制加法计数器: 在同步二进制加法计
③根据状态方 程和输出方程 计算、列状态 转换表
输入 现
A 0 0 0 0 1 0 0 1 1 0
态 0 1 0 1 0
次 态
* Q2
输出 1 0 1 0 1 0 1 0 Y 0 0 0 1 1 0 0 0
Q2 Q1
0 1 1 0 1 1 0 0
Q1*
* Q1 Q1 状态方程： * Q2 A Q1 Q2
X
X X
1 1 1
74161具有异步清零和同步置数功能.
74163具有同步清零和同步置数功能.
题6.12
②同步二进制减法计数器 原理：根据二进制减法运算规 则可知：在多位二进制数末 位减1时，先判断，若第i位 以下皆为0时，则第i位应翻 转。 • 由此得出规律，若用T触 发器构成计数器，则第i位 触发器输入端Ti的逻辑式应 为：
举例: 题6.10、6.27
双向移位寄存器
S1S0用来选择工作状态
三种输入方式： 并行输入：D0D1D2D3 右移串行输入: DIR 左移串行输入: DIL 输出方式： 并行输出：Q0Q1Q2Q3
加 /减 选择
CPI S LD U D
使能端
工作状态 保持
S U/D
X
1
1
X
X
X
0
0
1
X
0
预置数(பைடு நூலகம்步)
加计数
0
1
1
减计数
进/借位
74LS191具有异步置数功能.
b.双时钟加/减计数器74LS193
C B LD
B C LD
74LS193具有异步清零和异步置数功能.
2、同步十进制计数器
同步十进制加法计数器: 在同步二进制加法计
③根据状态方 程和输出方程 计算、列状态 转换表
输入 现
A 0 0 0 0 1 0 0 1 1 0
态 0 1 0 1 0
次 态
* Q2
输出 1 0 1 0 1 0 1 0 Y 0 0 0 1 1 0 0 0
Q2 Q1
0 1 1 0 1 1 0 0
Q1*
* Q1 Q1 状态方程： * Q2 A Q1 Q2
X
X X
1 1 1
74161具有异步清零和同步置数功能.
74163具有同步清零和同步置数功能.
题6.12
②同步二进制减法计数器 原理：根据二进制减法运算规 则可知：在多位二进制数末 位减1时，先判断，若第i位 以下皆为0时，则第i位应翻 转。 • 由此得出规律，若用T触 发器构成计数器，则第i位 触发器输入端Ti的逻辑式应 为：
数字电子技术基础第六章触发器PPT课件
根据D触发器的逻辑功能，可以 画出其状态转换图，直观地表示
出触发器的状态转换过程。
典型应用案例分析
分频器
利用D触发器的存储功能，可以实现分频器电路。通过合理设置反馈网络，可以将输入信 号的频率降低到所需的分频系数。
序列信号发生器
通过级联多个D触发器，并设置不同的反馈网络，可以实现序列信号发生器。该电路可以 产生一系列具有特定时序关系的脉冲信号。
01
02
03
04
基本RS触发器
由两个与非门交叉耦合构成， 具有置0、置1和保持功能。
同步RS触发器
在基本RS触发器的基础上，引 入时钟信号CP，实现触发器的
同步翻转。
触发器的输入端
R（置0端）、S（置1端）和 CP（时钟信号输入端）。
触发器的输出端
Q和Q'（互补输出端）。
工作原理及逻辑功能
工作原理
序列信号发生器设计原理及实现方法
序列信号发生器定义
序列信号发生器是一种能够产生特定序列信号的电子器件， 具有信号发生、信号转换等功能。
序列信号发生器设计原理
利用触发器的状态转换特性和适当的逻辑电路，实现特定 序列信号的生成和输出。
序列信号发生器实现方法
采用移位寄存器或计数器等作为核心器件，通过适当的逻 辑电路实现序列信号的生成、转换和输出等操作。同时， 需要考虑信号的稳定性和可靠性等因素。
的使能状态。
工作原理及逻辑功能
工作原理
在CP上升沿到来时，触发器将输 入端D的电平状态存储到输出端 Q，并保持到下一个CP上升沿到
来之前。
逻辑功能
D触发器的逻辑功能可以用特性 方程来描述，即Q(n+1)=D。其 中，Q(n+1)表示下一个CP上升 沿到来时的输出状态，D表示输
出触发器的状态转换过程。
典型应用案例分析
分频器
利用D触发器的存储功能，可以实现分频器电路。通过合理设置反馈网络，可以将输入信 号的频率降低到所需的分频系数。
序列信号发生器
通过级联多个D触发器，并设置不同的反馈网络，可以实现序列信号发生器。该电路可以 产生一系列具有特定时序关系的脉冲信号。
01
02
03
04
基本RS触发器
由两个与非门交叉耦合构成， 具有置0、置1和保持功能。
同步RS触发器
在基本RS触发器的基础上，引 入时钟信号CP，实现触发器的
同步翻转。
触发器的输入端
R（置0端）、S（置1端）和 CP（时钟信号输入端）。
触发器的输出端
Q和Q'（互补输出端）。
工作原理及逻辑功能
工作原理
序列信号发生器设计原理及实现方法
序列信号发生器定义
序列信号发生器是一种能够产生特定序列信号的电子器件， 具有信号发生、信号转换等功能。
序列信号发生器设计原理
利用触发器的状态转换特性和适当的逻辑电路，实现特定 序列信号的生成和输出。
序列信号发生器实现方法
采用移位寄存器或计数器等作为核心器件，通过适当的逻 辑电路实现序列信号的生成、转换和输出等操作。同时， 需要考虑信号的稳定性和可靠性等因素。
的使能状态。
工作原理及逻辑功能
工作原理
在CP上升沿到来时，触发器将输 入端D的电平状态存储到输出端 Q，并保持到下一个CP上升沿到
来之前。
逻辑功能
D触发器的逻辑功能可以用特性 方程来描述，即Q(n+1)=D。其 中，Q(n+1)表示下一个CP上升 沿到来时的输出状态，D表示输
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I0 输 入 I1
Y0
…
In-1
… …
组合逻辑电路
… …
Y1
输 出
…
Ym-1
Y0 f 0 ( I 0 , I1 , , I n 1 ) Y f ( I , I , , I 1 1 0 1 n 1 ) Ym 1 f m 1 ( I 0 , I1 , , I n 1 )
6.2.1 组合逻辑电路的分析方法
逻辑图
1 逐从 级输 写入 出到 输 出
A
&
Y1
Y2
&
B
&
Y Y
C
&
Y3
1
逻辑表 达式
化 简 2
Y1 AB
Y2 BC
Y Y1Y2Y3 AB BC AC
2
最简与或 表达式
Y3 CA
Y AB BC CA
最简与或 表达式
3
Y AB BC CA
真 值 表
逻辑表达式
Y2 I 7 I7 Y I 1 7 I7 Y I 7 0 I7
I7 I6 I7 I6 I5 I7 I6 I5 I 4 I6 I5 I 4 I7 I6 I7 I6 I5 I 4 I3 I7 I6 I5 I 4 I3I 2 I6 I5I 4 I3 I5I 4 I 2 I 7 I 6 I 5 I 7 I 6 I 5 I 4 I 3 I 7 I 6 I 5 I 4 I 3 I 2 I1 I 6 I 5 I 6 I 4 I 3 I 6 I 4 I 2 I1
电路功 能描述
例：用与非门设计一个举重裁判表决电路。设举重 比赛有3个裁判，一个主裁判和两个副裁判。杠铃完 全举上的裁决由每一个裁判按一下自己面前的按钮 来确定。只有当两个或两个以上裁判判明成功，并 且其中有一个为主裁判时，表明成功的灯才亮。 1 设主裁判为变量A，副裁判分别为B和C；表示 成功与否的灯为Y，根据逻辑要求列出真值表。
用与非门实现
Y A B AB
A B C & Y
6.2.2 组合逻辑电路的设计方法
电路功 能描述
穷 举 法
例：设计一个楼上、楼下开关的控制逻辑电路 来控制楼梯上的路灯，使之在上楼前，用楼下 开关打开电灯，上楼后，用楼上开关关灭电灯； 或者在下楼前，用楼上开关打开电灯，下楼后， 用楼下开关关灭电灯。 1
真 值 表
2(I2 ) 3(I3 ) 4(I4 ) 5(I5 ) 6(I6 ) 7(I7 ) 8(I8 ) 9(I9 )
输输 出入 4 10 位个 二互 进斥 制的 代数 码码
逻辑表达式
Y3
逻辑图
Y2 ≥1 Y1 ≥1 Y0 ≥1
Y3 I 8 I 9 I8I9 Y2 I 4 I 5 I 6 I 7 I4I5I6I7 Y1 I 2 I 3 I 6 I 7 I2I3I6I7 Y0 I1 I 3 I 5 I 7 I 9 I1I 3 I 5 I 7 I 9
VCC YS 16 15 YEX I3 14 13 I2 12 I1 11 I0 Y0 10 9 Y2 Y1 Y0 6 7 9 YS 15 YEX 14
74LS148 1 2 3 4 5 6 7 8 5 4 3
74LS148 2 1 13 12 11 10
I4
I5
I6 (a)
I7
ST
Y2 Y1 GND
集成3位二进制优先编码器74LS148的真值表
输 入 输 出
ST
1 0 0 0 0 0 0 0 0 0
I7
I6
I5
I4
I3
I2
I1
I0
Y2
1 1 0 0 0 0 1 1 1 1
Y1
1 1 0 0 1 1 0 0 1 1
Y0
1 1 0 1 0 1 0 1 0 1
Y Y EXS
1 1 0 0 0 0 0 0 0 0 1 0 1 1 1 1 1 1 1 1
第6章
组合逻辑电路
学习要点：
• 组合电路的分析方法和设计方法
• 利用数据选择器和译码器进行逻辑设计 的方法
• 加法器、编码器、译码器等中规模集成 电路的逻辑功能和使用方法
6.1 概述
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在数字电路中，数字电路可分为组合逻辑电路和 时序逻辑电路两大类。 组合逻辑电路：任何时刻的输出取决于这一时刻的输入状 态，与原来状态无关；电路结构中无反馈环路（无记忆）
6.3.1 二进制编码器
3位二进制编码器
输入 Y2 I0 0 0 0 0 1 1 1 1 输 出 Y1 0 0 1 1 0 0 1 1 Y0 0 1 0 1 0 1 0 1
真 值 表
I1 I2 I3 I4 I5 I6 I7
输输 出入 3 8 位个 二互 进斥 制的 代信 码号
逻 辑 表 达 式
Y2 I 4 I 5 I 6 I 7 I 4 I 5 I 6 I 7 Y1 I 2 I 3 I 6 I 7 I 2 I 3 I 6 I 7 Y0 I1 I 3 I 5 I 7 I 1 I 3 I 5 I 7
输 I7 I6 I5 I4 I3 入 I2 I1 I0 输 Y2 1 1 1 1 0 0 0 0 Y1 1 1 0 0 1 1 0 0 出 Y0 1 0 1 0 1 0 1 0
1 × × × × × × × 0 1 × × × × × × 0 0 1 × × × × × 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 × × × × 1 0 0 0 × × × 1 0 0 × × 1 0 × 1
表示。 红、 黄、 绿三灯分别用R、 Y、
G表示， 电路输出用Z表示。 列出真值表。
例题 真值表 R 0 0 0 0 1 1 1 1 Y 0 0 1 1 0 0 1 1 G 0 1 0 1 0 1 0 1 Z 1 0 0 1 0 1 1 1
R
YG 0 1
00 1 0
01 0 1
11 1 1
10 0 1
A 0 B 0 0 1 1 C 0 1 0 1
穷 举 法
1
Y
0 0 0 0
A 1 1 1 1
B 0 0 1 1
C 0 1 0 1
Y 0 1 1 1
真值表
2
0 0 0
2
逻辑表达式 Y m5 m6 m7 AB C ABC ABC
3
3
卡诺图
化 简
4
AB C 0 1
00
01
11
1 1
ST
I7 (b)
I6 I5 I4
I 3 I 2 I1 I0
引脚排列图
逻辑功能示意图
ST为使能输入端，低电平有效。YS为使能输出端，通常接至低 位芯片的端。YS和ST配合可以实现多级编码器之间的优先级别 的控制。YEX为扩展输出端，是控制标志。 YEX ＝0表示是编 码输出； YEX ＝1表示不是编码输出。
最简与或 表达式
Y ABC AB B AB B A B
真值表
A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 Y 1 1 1 1 1 1 0 0
电路的逻辑功能
电路的输出Y只与输入A、B 有关，而与输入C无关。Y和A、 B的逻辑关系为：A、B中只要一 个为0，Y=1；A、B全为1时， Y=0。所以Y和A、B的逻辑关系 为与非运算的关系。
电路 结构 分析步骤：
输入输出之间 的逻辑关系
1.由给定的逻辑图写出逻辑关系表达式。
2.用逻辑代数或卡诺图对逻辑表达式进 行化简。 3.列出真值表。 4.得出结论（逻辑功能的说明）
例：
逻辑图
A B C 1
≥1
Y1 ≥1 Y3 1 Y
≥1 Y2
逻辑表 达式
Y1 A B C Y2 A B Y Y3 Y1 Y2 B A B C A B B Y3 Y1 Y2 B
≥1
I9
I8
I7 I6 I5 I4
I3 I2
I1 I0
(a) 由或门构成
Y3 & Y2 & Y1 & Y0 &
I9
I8
I7 I6 I5 I4
I3 I2
I1 I0
(b) 由与非门构成
6.3.3 优先编码器
1、3位二进制优先编码器 在优先编码器中优先级别高的信号排斥级别低的，即具 有单方面排斥的特性。 设I7的优先级别最高，I6次之，依此类推，I0最低。
输入：逻辑0(低电平）有效
输出：逻辑0(低电平）有效
*集成3位二进制优先编码器74LS148的级联
Y0 &
Y1 &
Y2 &
Y3
YEX &
Y0 Y1 Y2 YS 低位片
YEX
Y0 Y1 Y2 YS 高位片
设楼上开关为A，楼下开关为B，灯泡为Y。并设A、B 合向左侧时为0，合向右侧时为1；灯亮时Y为1，灯灭时 Y为0。根据逻辑要求列出真值表。
A 0 B 0 1 0 1 Y 1 0 0 1
~220V A 0 1
1
真值表
0 1 1
B
2
2
逻辑表达式 或卡诺图
化 简 3
Y AB AB
用与非 门实现
已为最简与 或表达式
报警电路卡诺图
可得到电路的逻辑表达式为
Z RY G RY YG RG
若限定电路用与非门作成， 则逻辑函数式可改写成
Z RY G RY YG RG