数字电子技术基础 第六章
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《数字电子技术 》课件第6章
图6.3 SRAM存储元
2. DRAM存储元 静态MOS管组成的存储元中管子数目较多， 不利于提 高集成度。 为了克服这些缺点， 人们利用大规模集成工艺， 研制出了动态DRAM。 DRAM存储信息的原理基于MOS管 栅极电容的电荷存储效应。 由于漏电流的存在， 电容上存储的信息不能长久保持， 因而必须定期给电容补 充电荷， 以免存储的信息丢失， 这种操作称为再生或刷新。
图6.5 随机读/写存储器位扩展方式
2. 字扩展方式 字扩展的方法是将地址线、 输出线对应连接, CS分别与译码器的输出端连接。 图6.6所示为4片256×8 RAM扩展为1024 ×8 RAM， 需要有10根地址输入线。
图6.6 随机读/写存储器字扩展方式
然而每片集成电路上的地址输入端只有8位(A0~A7)， 给出的地址范围全部是0～255， 无法区分4片中同样的地址 单元。 因此增加了两位地址代码A8、A9， 使地址代码增加 到10位， 才得到1024地址。 图6.6中通过2线-4线译码器选 择每片RAM的片选端CS， 当CS=0时， 该片被选中工作, 当 CS=1时， 该片RAM不工作， 从而实现了4片RAM轮流选通 工作。
3. 可擦除可编程只读存储器 可擦除可编程只读存储器(EPROM)不仅可以编程, 而且 写入的信息可以擦除， 从而再编入新的信息， 即可多次编 程。 因此熔丝结构、 二极管结构不能作为EPROM的编程单 元， 而应采用浮栅型MOS管。 编程时， 给写入“0”信息的 MOS管的浮栅充电； 若要擦除信息， 则以紫外光照射使浮 栅上所积累的电荷消失。
地址译码电路实现地址的选择。 在大容量的存储器中， 通常采用双译码结构， 即将输入地址分为行地址和列地址 两部分， 分别由行地址译码电路、 列地址译码电路译码。 行地址译码电路、 列地址译码电路的输出作为存储矩阵的 行地址选择线、 列地址选择线， 由它们共同确定欲选择的 地址单元。 地址单元的个数N与二进制地址码的位数 n满足关系式N=2n。 图6.2是一个1024×4位的RAM实例。
数字电子技术基础-第六章_时序逻辑电路(完整版)
T0 1
行修改，在0000 时减“1”后跳变 T1 Q0 Q0(Q3Q2Q1)
为1001，然后按
二进制减法计数
就行了。T2 Q1Q0 Q1Q0 (Q1Q2Q3 )
T3 Q2Q1Q0
50
能自启动
47
•时序图 5
分 频
10 分 频c
0
t
48
器件实例：74 160
CLK RD LD EP ET 工作状态 X 0 X X X 置 0（异步） 1 0 X X 预置数（同步） X 1 1 0 1 保持（包括C） X 1 1 X 0 保持（C=0） 1 1 1 1 计数
49
②减法计数器
基本原理：对二进 制减法计数器进
——74LS193
异步置数 异步清零
44
（采用T’触发器，即T=1）
CLKi
CLKU
i 1
Qj
j0
CLKD
i 1
Qj
j0
CLK0 CLKU CLKD
CLK 2 CLKU Q1Q0 CLK DQ1Q0
45
2. 同步十进制计数器 ①加法计数器
基本原理：在四位二进制 计数器基础上修改，当计 到1001时，则下一个CLK 电路状态回到0000。
EP ET 工作状态
X 0 X X X 置 0（异步）
1 0 X X 预置数（同步）
X 1 1 0 1 保持（包括C）
X 1 1 X 0 保持（C=0）
1 1 1 1 计数
39
同步二进制减法计数器 原理：根据二进制减法运算 规则可知：在多位二进制数 末位减1，若第i位以下皆为 0时，则第i位应翻转。
Y Q2Q3
数字电子技术第三版第六章
3.获得脉冲的方法：
二、555 定时器
1. 电路组成
分压器
比较器
RS 触发器
输出 缓冲
晶体管 开关
+VCC
uO
TD
5 k
5 k
5 k
8
3
1
6
5
7
2
4
&
&
1
uD
2. 基本功能
+VCC
uO
TDLeabharlann 5 k5 k5 k
8
3
1
6
5
7
2
4
&
&
1
uD
CO
TH
TR
0
UOL
饱和
>2VCC/3
1 1 1
UOL
>VCC/3
饱和
<2VCC/3
>VCC/3
不变
不变
<2VCC/3
<VCC/3
UOH
截止
0
1
1
0
UTH
uo
TD的状态
U
R
3. 555 定时器的外引脚
双极型 （TTL） 电源: 4.5 16V
555
1 2 3 4
8 7 6 5
单极型 （CMOS） 电源: 3 18V 带负载能力强。
主要用途：把变化缓慢的信号波形整形为边沿陡峭的 矩形波。
Q Q
L H H L L
（二） 占空比可调电路
6
2
7
8
4
1
5
3
555
R1
C
+
《数字电子技术》课件第六章
Q1nQ2n Q3n
C Q3n
根据方程可得出状态迁移表， 如表 6－1 所示， 再由 表得状态迁移图， 如图 6－2 所示。 由此得出该计数器为 五进制递增计数器， 具有自校正能力(又称自启动能力)。
所谓自启动能力， 指当电源合上后， 无论处于何种状 态， 均能自动进入有效计数循环; 否则称其无自启动能力。
J 3 Q1nQ2n
___ ___
次态方程和时钟方程为 Q1n1 Q3n Q1n
___
Q2n1 Q2n
K3 1 CP1 CP CP2 CP1
___
Q3n1 Q1nQ2n Q3n
CP3 CP
由于各触发器仅在其时钟脉冲的下降沿动作，其余 时刻均处于保持状态，故在列电路的状态真值表时必须 注意。
(1) 当现态为000时，代入Q1和Q3的次态方程中，可
知在CP作用下Qn+1=1,
Q n 1 3
0
，
由于此时CP2=Q1,
Q1由
0→1 产生一个上升沿，用符号↑表示，故Q2处于保持状
态， 即 Q2n1 Q2n 0 。 其次态为 001。
(2)
当现态为
001
时，
Q n1 1
0,
Q n1 3
0
，此
z Q1n
(2) 列出状态真值表。 假定一个现态， 代入上述次态方程中得相应的次态， 逐个假定列表表示即得相应的状态真值表， 如表 6－3 所示。
(3) 画出状态迁移图。 由状态真值表可得出相应的状态图， 如图 6－8 所示。
图 6-8 例 3 状态迁移图
(4) 画出给定输入x序列的时序图。 根据给出的x序列， 由状态迁移关系可得出相应的次 态和输出。 如现态为 00， 当x=1 时， 其次态为 01， 输出 为0； 然后将该节拍的次态作为下一节拍的现态， 根据输 入x和状态迁移关系得出相应的次态和输出， 即 01 作为第 二节拍的现态。 当x=0 时， 次态为 11， 输出为 0， 如此 作出给定x序列的全部状态迁移关系， 如下所示， 其箭头 表明将该节拍的次态作为下一节拍的现态。
【2024版】精品课件-数字电子技术(第三版)(刘守义)-第6章
果从Q3~Q0取得输出可以构成一个八进制计数器。 对比一下图 6.6中的时钟脉冲波形与Q3的输出波形， 不难发现，Q3的波形 的频率恰为时钟波形频率的1/8。 如果从Q3取得输出， 则 6.5电路构成了一个8分频器。
第6章 寄 存 器
2. 所谓可编程分频器是指分频器的分频比可以受程序控制。 在现代通信系统与控制系统中，可编程分频器得到广泛的应 用。 下面以图6.10的实际电路为例， 介绍利用移位寄存器 实现可编程分频的基本思路。
(2) 并行加载数据。 断开电源， 将S0、 S1置11（都接 高电平）， 将D0~D3置1010； 接通电源， 此时， 发光二极 管均不亮， 送出一个单脉冲， 观察发光二极管的亮、 灭情 况。如果操作准确， 发光二极管的亮、 灭指示Q0~Q3的数据 为1010， 说明D0~D3的数据已加载到输出端， 此时再改变输 入端的数据， 输出数据不变。
第6章 寄 存 器 实训6 寄 存 器
6.1 寄存器的功能与使用方法 6.2 寄存器应用实例 6.3 寄存器集成电路简介
第6章 寄 存 器
实训6 1. （1） 了解寄存器的基本功能。 （2） 学会寄存器的使用方法。 （3） 熟悉寄存器的一般应用。 （4） 进一步掌握数字电路逻辑关系的检测方法。
第6章 寄 存 器
第6章 寄 存 器
当A、 B的数据(即74LS194 S0、 S1端的数据)为01时， 数据右移； 第一个时钟脉冲过后， 74LS194（1）DSR端的数 据1移位至Q0端， 其他Q端的0均依次右移， 各输出端的数据 如表6.1的第2行数据所示； 此后， 随着时钟脉冲的到来， 发光二极管自左至右一个个点亮， 第8个脉冲以后， 全部二 极管均点亮, 此时， DSR端的数据变为0， 随着后续脉冲的到 来， 发光二极管自左至右一个个熄灭。
第6章 寄 存 器
2. 所谓可编程分频器是指分频器的分频比可以受程序控制。 在现代通信系统与控制系统中，可编程分频器得到广泛的应 用。 下面以图6.10的实际电路为例， 介绍利用移位寄存器 实现可编程分频的基本思路。
(2) 并行加载数据。 断开电源， 将S0、 S1置11（都接 高电平）， 将D0~D3置1010； 接通电源， 此时， 发光二极 管均不亮， 送出一个单脉冲， 观察发光二极管的亮、 灭情 况。如果操作准确， 发光二极管的亮、 灭指示Q0~Q3的数据 为1010， 说明D0~D3的数据已加载到输出端， 此时再改变输 入端的数据， 输出数据不变。
第6章 寄 存 器 实训6 寄 存 器
6.1 寄存器的功能与使用方法 6.2 寄存器应用实例 6.3 寄存器集成电路简介
第6章 寄 存 器
实训6 1. （1） 了解寄存器的基本功能。 （2） 学会寄存器的使用方法。 （3） 熟悉寄存器的一般应用。 （4） 进一步掌握数字电路逻辑关系的检测方法。
第6章 寄 存 器
第6章 寄 存 器
当A、 B的数据(即74LS194 S0、 S1端的数据)为01时， 数据右移； 第一个时钟脉冲过后， 74LS194（1）DSR端的数 据1移位至Q0端， 其他Q端的0均依次右移， 各输出端的数据 如表6.1的第2行数据所示； 此后， 随着时钟脉冲的到来， 发光二极管自左至右一个个点亮， 第8个脉冲以后， 全部二 极管均点亮, 此时， DSR端的数据变为0， 随着后续脉冲的到 来， 发光二极管自左至右一个个熄灭。
《数字电子技术基础》第五版课件第六章_时序逻辑电路
例
J Q0 CP CP
K Q0
J Q1 CP
K Q1
J Q2 CP
K Q2
J Q3 CP K Q3
异步时序电路，时钟方程：
1
CP0 CP
写
CP1 CP3 Q0
均为下降沿触发
方 程
CP2 Q1 驱动方程： J 0 K 0 1
式
J1 Q3n
K1 1
J2 K2 1
J3 Q2nQ1n K3 1
《数字电子技术基础》第五版
第六章 时序逻辑电路
6.1 概述
《数字电子技术基础》第五版
一、时序逻辑电路的特点
1. 功能上：任一时刻的输出不仅取决于该时刻的输入，还 与电路原来的状态有关。
2. 电路结构上 ①包含存储电路和组合电路 ②存储器状态和输入变量共同决定输出
《数字电子技术基础》第五版
二、时序电路的一般结构形式与功能描述方法
0010
0011
0100
1101
1001 1000
0111
0110
0101
1100
CP
01 0 1 0 1 0 1 0 1 0 Q0
Q1 0 0
1
1
0
0
1
1
0
0
0
Q2 0 0 0 0 1 1 1 1 0 0 0
Q3 0 0 0 0 0 0 0 0 1 1 0
《数字电子技术基础》第五版
5
电路功能
从状态图和时序图可以看出，此电 路为异步十进制加法计数器。
Q3
Q0n1 Di、Q1n1 Q0n、Q2n1 Q1n、Q3n1 Q2n
输入 Di CP
现态
Q0n Q1n Q2n Q3n
万里学院-数字电子技术基础-第六章习题及参考答案
第六章习题一、选择题 1． PROM和 PAL的结构是。
A.PROM的与阵列固定，不可编程B. PROM 与阵列、或阵列均不可编程C.PAL 与阵列、或阵列均可编程D. PAL 的与阵列可编程 2． PAL是指。
A.可编程逻辑阵列B. 可编程阵列逻辑C. 通用阵列逻辑D. 只读存储器 3．当用异步 I/O 输出结构的 PAL 设计逻辑电路时，它们相当于。
A. 组合逻辑电路B. 时序逻辑电路C. 存储器D. 数模转换器 4． PLD器件的基本结构组成有。
A. 输出电路B. 或阵列C. 与阵列D. 输入缓冲电路5． PLD器件的主要优点有。
A. 集成密度高B. 可改写C. 可硬件加密D. 便于仿真测试 6． GAL的输出电路是。
A.OLMCB. 固定的C. 只可一次编程D. 可重复编程7． PLD开发系统需要有。
A. 计算机B. 操作系统C. 编程器D. 开发软件 8．只可进行一次编程的可编程器件有。
A.PALB.GALC.PROMD.PLD 9．可重复进行编程的可编程器件有。
A.PALB.GALC.PROMD.ISP-PLD 10． ISP-PLD 器件开发系统的组成有。
A. 计算机B. 编程器C. 开发软件D. 编程电缆 11．全场可编程（与、或阵列皆可编程）的可编程逻辑器件有。
A.PALB.GALC.PROMD.PLA12.GAL16V8 的最多输入输出端个数为。
A.8 输入 8 输出B.10 输入 10 输出C.16 输入 8 输出D.16 输入 1 输出 13 一个容量为 1K×8 的存储器有个存储单元。
A.8B. 8192C.8000D. 8K14．要构成容量为 4K× 8 的 RAM，需要片容量为 256× 4 的 RAM。
A. 8B.4C. 2D.32 15．寻址容量为 16K× 8 的 RAM需要根地址线。
A. 8B. 4C.14D.16KE. 1616．RAM的地址码有 8 位，行、列地址译码器输入端都为 4 个，则它们的字线加条。
数字电子技术基础 第六章
图6. 3.28
图6.3.27电路的时序图
常见的 异步二进制加法器产品有4位的（如74LS293、 74LS393、74HC393）等、7位的（如CC4024等）、12位的 （如74HC4040等）和14位的（如74HC4020等）几种类型。
2、异步十进制计数器
是在4位异步二进制加法计数器的基础上加以修改得到。 在计数过程中跳过从1010到1111这6个状态。
穆尔型：
状态机：State Machine简称SM。或称算法状态机 (Algorithmic State Machine，简称ASM)。
6.2 时序逻辑电路的分析方法
6.2.1 同步时序逻辑电路的分析方法 分析步骤：
1、从给定的逻辑图中写出每个触发器的驱动方程。 （存储电路中每个触发器输入信号的逻辑函数式）。 2、将得到的这些驱动方程代入相应触发器的特性方 程，得出每个触发器的状态方程，从而得到由这些状 态方程组成的整个时序电路的状态方程组。 3、根据逻辑图写出电路的输出方程。
图6. 3.38
例6.3.3电路的并行进位方式
图6. 3.39
例6.3.3电路的串行进位方式
例 6.3.4 P304
当M为大于N的素数时，不能分解成N1和N2，不能采用并行 进位方式和串行进位方式。必须采用整体置零方式或整体置 数方式。
图6. 3.40
例6.3.4电路的整体置零方式
整体置零方式： １、先将两片N进制计数器按最简单的方式接成一个大于M进制的计数器（如N*N进 制）。 ２、然后在计数器为M状态时译出异步置零信号，将两片N进制计数器同时置零。 整体置数方式： １、先将两片N进制计数器按最简单的方式接成一个大于M进制的计数器（如N*N进 制）。 ２、然后在选定的某状态下译出LD’=0信号，将两片N进制计数器同时置入适当数 值，获得Ｍ进制计数器。
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米利型：
输出信号不仅取决于存储电路的状态，还取决于输入变量。
穆尔型：
输出信号仅仅取决于存储电路的状态。是米利型的特例。
状态机：State Machine简称SM。或称算法状态机 (Algorithmic State Machine，简称ASM)。
6.2 时序逻辑电路的分析方法
6.2.1 同步时序逻辑电路的分析方法 分析步骤：
6.3.2 计数器
数字电路中使用最广泛。不仅可以用于对时钟脉 冲计数，还可以用于分频、定时、产生节拍脉冲 和脉冲序列以及进行数字运算。
分类：
按触发器是否同时翻转：同步和异步 按计数过程中数字增减：加法计数器、减法计数器和
可逆计数器。 按编码方式：二进制计数器、二-十进制计数器、格
雷码计数器等。 按计数容量分：如十进制计数器、六十进制计数器等。
两个部分。 2、存储电路的输出状态必须反馈到组合电路的
输入端，与输入信号一起，共同决定组合逻辑电 路的输出。
图6.1.1 串行加法器电路
图6.1.2 时序逻辑电路的结构框 图
几个概念
同步时序电路：
所有触发器状态的变化都是在同一时钟信号操作下同时发生的。
异步时序电路：
触发器状态的变化不是同时发生的。
例 6.2.3 P256-P266 图6.2.3 例6.2.3的时序逻辑电路
图6.2.4 图6.2.3电路的状态转换图
三、状态机流程图（SM图）
State machine flowchart,或State machine chart
采用类似于编写计算机程序时使用的程序流程图 的形式。
使用的图形符号有三种：状态框、判断框和条件 输出框。
图6. 3.12 例6.3.10电路的时序图
除了具有二进制加法功 能外，还具有预制数、 保持和异步置零等附加 功能。
图6. 3.13 4位同步二进制计数器74161的逻辑图
图6. 3.15 用T 触发器接成的同步二进制减法计数器
图6. 3.16 单时钟同步十六进制加/减计数器74LS191
图6. 3.17 同步十六进制加/减计数器74LS191的时序图
6.2.2 时序逻辑电路的状态转换表、状态 转换图、状态机流程图和时序图
一、状态转换表 得到状态转换表的方法：将输入变量及电路初态
代入状态方程和输出方程，算出电路的次态和现 态下的输出值； 以得到的次态作为新的初态，和这时的输入变量 取值一起再代入状态方程和输出方程进行计算， 又得到一组新的次态和输出值。 继续重复，将全部的计算结果列成真值表的形式， 就得到状态转换表。
图6. 3.18 双时钟同步十六进制加/减计数器74LS193
图6. 3.19 同步十进制加法计数器电路
1、从给定的逻辑图中写出每个触发器的驱动方程。 （存储电路中每个触发器输入信号的逻辑函数式）。
2、将得到的这些驱动方程代入相应触发器的特性方 程，得出每个触发器的状态方程，从而得到由这些状 态方程组成的整个时序电路的状态方程组。
3、根据逻辑图写出电路的输出方程。
例 6.2.1 P262
图6.2.1 例6.2.1的时序逻辑电路
图6. 3.4 图6.3.3电路的电压波形
图6. 3.5 用JK触发器构成的移位寄存器
图6. 3.6 4位双向移位寄存器74LS194A的逻辑图
图6. 3.7 用两片74LS194A接成8位双向移位寄存器
例 6.3.1 P276-277
图6. 3.8 例6.3.1的电路
图6. 3.9 例6.3.1电路的波形图
分析异步时序电路要比分析同步时序电路复杂。
例 6.2.4 P270
6.3 若干常用的时序逻辑电路
6.3.1 寄存器和移位寄存器 一、寄存器 用于寄存一组二值代码。 寄存器可用电平、脉冲或边沿触发的触发器组
成。 附加电路：异步置0、输出三态控制和“保持”
等。
并 行 输 入， 并 行 输 出 方 式。
例 6.2.2 P263
此电路没有输入逻辑变量. 初态Q1=0,Q2=0,Q3=0,代入状态方程组得到次
态和输出值. 重复将 得到的次态和输出值代入得到新的次态
和输出值.直到将所有的状态组合遍历,得到完整 的状2 图6.2.1电路的状态转换图
以箭头表示状态转换方向，箭头旁注明了状态转换前的输 入变量取值和输出值，通常输入变量写在斜线上方，输出变 量写在斜线下方。
数字电子技术基础 第六章 时序逻辑电路
Pan Hongbing
VLSI Design Institute of Nanjing University
6.1 概述
时序逻辑电路（sequential logic circuit） 电路结构上显著的特点： 1、通常包括组合电路和存储电路（必不可少的）
一、同步计数器 1、同步二进制计数器 通常用T出发器构成。 结构有两种： 1、控制输入端T的状态。 2、另一种是控制时钟信号。
图6. 3.10 用T 触发器构成的同步二进制加法计数器
图6. 3.11 图6.3.10电路的状态转换图
Cp为f0 Q0=1/2f0 Q1=1/4f0 Q2=1/8f0 Q3=1/16f0 分频器
图6. 3.1 74LS75的逻辑图
图6. 3.2 74LS175的逻辑图
二、移位寄存器
移位寄存器（Shift Register）除了具有存储代码的功能 以外，还具有移位功能。
可以用来实现数据的串行-并行转换、数值的运算以及数 据处理等。
图6. 3.3 用D触发器构成的移位寄存器
实现并行—串行转换 附加功能： 1）左、右移控制 2）数据并行输入、保持、 异步置零（复位）等功 能。
四、时序图
在输入信号和时 钟脉冲序列作用下， 电路状态、输出状 态随时间变化的波 形图称为时序图。
图6.2.8 图6.2.1电路的时序图
6.2.3 异步时序电路的分析方法
在异步时许电路中，只有那些有时钟信号的触发器才需要 用特性方程去计算次态，而没有时钟信号的触发器将保持 原来的状态不变。
比分析同步时序电路复杂。分析时要找出每次电路状态转 换时哪些触发器有时钟信号，那些没有时钟信号。
输出信号不仅取决于存储电路的状态，还取决于输入变量。
穆尔型：
输出信号仅仅取决于存储电路的状态。是米利型的特例。
状态机：State Machine简称SM。或称算法状态机 (Algorithmic State Machine，简称ASM)。
6.2 时序逻辑电路的分析方法
6.2.1 同步时序逻辑电路的分析方法 分析步骤：
6.3.2 计数器
数字电路中使用最广泛。不仅可以用于对时钟脉 冲计数，还可以用于分频、定时、产生节拍脉冲 和脉冲序列以及进行数字运算。
分类：
按触发器是否同时翻转：同步和异步 按计数过程中数字增减：加法计数器、减法计数器和
可逆计数器。 按编码方式：二进制计数器、二-十进制计数器、格
雷码计数器等。 按计数容量分：如十进制计数器、六十进制计数器等。
两个部分。 2、存储电路的输出状态必须反馈到组合电路的
输入端，与输入信号一起，共同决定组合逻辑电 路的输出。
图6.1.1 串行加法器电路
图6.1.2 时序逻辑电路的结构框 图
几个概念
同步时序电路：
所有触发器状态的变化都是在同一时钟信号操作下同时发生的。
异步时序电路：
触发器状态的变化不是同时发生的。
例 6.2.3 P256-P266 图6.2.3 例6.2.3的时序逻辑电路
图6.2.4 图6.2.3电路的状态转换图
三、状态机流程图（SM图）
State machine flowchart,或State machine chart
采用类似于编写计算机程序时使用的程序流程图 的形式。
使用的图形符号有三种：状态框、判断框和条件 输出框。
图6. 3.12 例6.3.10电路的时序图
除了具有二进制加法功 能外，还具有预制数、 保持和异步置零等附加 功能。
图6. 3.13 4位同步二进制计数器74161的逻辑图
图6. 3.15 用T 触发器接成的同步二进制减法计数器
图6. 3.16 单时钟同步十六进制加/减计数器74LS191
图6. 3.17 同步十六进制加/减计数器74LS191的时序图
6.2.2 时序逻辑电路的状态转换表、状态 转换图、状态机流程图和时序图
一、状态转换表 得到状态转换表的方法：将输入变量及电路初态
代入状态方程和输出方程，算出电路的次态和现 态下的输出值； 以得到的次态作为新的初态，和这时的输入变量 取值一起再代入状态方程和输出方程进行计算， 又得到一组新的次态和输出值。 继续重复，将全部的计算结果列成真值表的形式， 就得到状态转换表。
图6. 3.18 双时钟同步十六进制加/减计数器74LS193
图6. 3.19 同步十进制加法计数器电路
1、从给定的逻辑图中写出每个触发器的驱动方程。 （存储电路中每个触发器输入信号的逻辑函数式）。
2、将得到的这些驱动方程代入相应触发器的特性方 程，得出每个触发器的状态方程，从而得到由这些状 态方程组成的整个时序电路的状态方程组。
3、根据逻辑图写出电路的输出方程。
例 6.2.1 P262
图6.2.1 例6.2.1的时序逻辑电路
图6. 3.4 图6.3.3电路的电压波形
图6. 3.5 用JK触发器构成的移位寄存器
图6. 3.6 4位双向移位寄存器74LS194A的逻辑图
图6. 3.7 用两片74LS194A接成8位双向移位寄存器
例 6.3.1 P276-277
图6. 3.8 例6.3.1的电路
图6. 3.9 例6.3.1电路的波形图
分析异步时序电路要比分析同步时序电路复杂。
例 6.2.4 P270
6.3 若干常用的时序逻辑电路
6.3.1 寄存器和移位寄存器 一、寄存器 用于寄存一组二值代码。 寄存器可用电平、脉冲或边沿触发的触发器组
成。 附加电路：异步置0、输出三态控制和“保持”
等。
并 行 输 入， 并 行 输 出 方 式。
例 6.2.2 P263
此电路没有输入逻辑变量. 初态Q1=0,Q2=0,Q3=0,代入状态方程组得到次
态和输出值. 重复将 得到的次态和输出值代入得到新的次态
和输出值.直到将所有的状态组合遍历,得到完整 的状2 图6.2.1电路的状态转换图
以箭头表示状态转换方向，箭头旁注明了状态转换前的输 入变量取值和输出值，通常输入变量写在斜线上方，输出变 量写在斜线下方。
数字电子技术基础 第六章 时序逻辑电路
Pan Hongbing
VLSI Design Institute of Nanjing University
6.1 概述
时序逻辑电路（sequential logic circuit） 电路结构上显著的特点： 1、通常包括组合电路和存储电路（必不可少的）
一、同步计数器 1、同步二进制计数器 通常用T出发器构成。 结构有两种： 1、控制输入端T的状态。 2、另一种是控制时钟信号。
图6. 3.10 用T 触发器构成的同步二进制加法计数器
图6. 3.11 图6.3.10电路的状态转换图
Cp为f0 Q0=1/2f0 Q1=1/4f0 Q2=1/8f0 Q3=1/16f0 分频器
图6. 3.1 74LS75的逻辑图
图6. 3.2 74LS175的逻辑图
二、移位寄存器
移位寄存器（Shift Register）除了具有存储代码的功能 以外，还具有移位功能。
可以用来实现数据的串行-并行转换、数值的运算以及数 据处理等。
图6. 3.3 用D触发器构成的移位寄存器
实现并行—串行转换 附加功能： 1）左、右移控制 2）数据并行输入、保持、 异步置零（复位）等功 能。
四、时序图
在输入信号和时 钟脉冲序列作用下， 电路状态、输出状 态随时间变化的波 形图称为时序图。
图6.2.8 图6.2.1电路的时序图
6.2.3 异步时序电路的分析方法
在异步时许电路中，只有那些有时钟信号的触发器才需要 用特性方程去计算次态，而没有时钟信号的触发器将保持 原来的状态不变。
比分析同步时序电路复杂。分析时要找出每次电路状态转 换时哪些触发器有时钟信号，那些没有时钟信号。