编码器和译码器

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编码器和译码器

07级23系 马运聪PB07210249 肖阳辉 实验目的:

1掌握编码器、译码器的逻辑功能和分析方法、设计方法。

2熟悉中规模集成电路编码器、译码器的电路结构和功能工作原理。

实验原理:

1优先编码器

输入输出均以低频信号为有效信号。 功能表如下:

输入

输出 S I'0 I'1 I'2 I'3 I'4 I'5 I'6 I'7 Y'2 Y'1 Y'0 Y's Y'ex 1 X X X X X X X X 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 0 1 0 X X X X X X X 0 0 0 0 1 0 0 X X X X X X 0 1 0 0 1 1 0 0 X X X X X 0 1 1 0 1 0 1 0 0 X X X X 0 1 1 1 0 1 1 1 0 0 X X X 0 1 1 1 1 1 0 0 1 0 0 X X 0 1 1 1 1 1 1 0 1 1 0 0 X 0 1 1 1 1 1 1 1 1 0 1 0 0

1

1

1

1

1

1

1

1

1

1

1

扩展端:

1=S 编码器工作,0=S 编码器关闭。

1''==EX S Y Y 编码器关闭。

1',0'==EX S Y Y 编码器工作,没有有效输入信号。 0',1'==EX S Y Y 编码器工作,有有效输入信号。

2译码器

输入高电平有效,输出低电平有效真值表如下:

序号

输入输出

A3 A2 A1 A0 Y'0 Y'1 Y'2 Y'3 Y'4 Y'5 Y'6 Y'7 Y'8 Y'9

0 0 0 0 0 0 1 1 1 1 1 1 1 1 1

1 0 0 0 1 1 0 1 1 1 1 1 1 1 1

2 0 0 1 0 1 1 0 1 1 1 1 1 1 1

3 0 0 1 1 1 1 1 0 1 1 1 1 1 1

4 0 1 0 0 1 1 1 1 0 1 1 1 1 1

5 0 1 0 1 1 1 1 1 1 0 1 1 1 1

6 0 1 1 0 1 1 1 1 1 1 0 1 1 1

7 0 1 1 1 1 1 1 1 1 1 1 0 1 1

8 1 0 0 0 1 1 1 1 1 1 1 1 0 1

9 1 0 0 1 1 1 1 1 1 1 1 1 1 0

伪码1 0 1 0 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

3 4线—16线译码器

序号 输入 输出 3

2 1 0 15

14

13

12

11

10

9 8 7 6 5 4 3 2 1 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 2 0 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 3 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 4 0 1 0 0 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 5

0 1 0 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 6 0 1 1 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 7 0 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 8 1 0 0 0 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 9

1 0 0 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 10 1 0 1 0 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 11 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1

2 1 1 0 0 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1

3 1 1 0 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1

4 1 1 1 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 15

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

将输入最高项连接低8位输出的32,S S ,当最高位低电平时,低位3-8译码器工作,

而高位3-8译码器关闭,反之同理。

4多输出

真值表如下: 序列

输入 输出

A2

A1 A0 S C 0 0 0 0 0 0 1 0 0 1 1 0 2 0 1 0 1 0 3 0 1 1 0 1 4 1 0 0 1 0 5 1 0 1 0 1 6 1 1 0 0 1 7

1

1

1

1

1

⎪⎩⎪⎨⎧==∑∑)

7,6,5,3()

7,4,2,1(3

3

m C m S

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