重庆大学数字逻辑实验报告
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《脉冲电路与数字逻辑》实验报告
三、实验过程或算法
状态转换图：
A,B,C,D,E为状态，o为输出，i为输入
项目代码：
module moore(i,clk,o);
input [7:0] i;
input clk;
output o;
integer A=1,B=2,C=3,D=4,E=5; integer state;
integer index;
always@(posedge clk)
begin
state=A;
for(index=0;index<8;index=index+1) begin
case(state)
A:
if(i[index])
四、实验结果及分析和（或）源程序调试过程
输入中包含1101序列时输出（H17的LED灯）为1（LED灯亮）
输入中不包含1101序列时H17输出为0