第17讲 加法器和数值比较器
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一组合逻辑电路的特点
B3 A3 B2 A2 B1 A1 B0 A0
A<B 级
74LS85 A=B
状态，而与原来的状态无关。
2. 电路结构特点
无记忆功能！
(1) 输出、输入之间没有反馈延迟电路
(2) 不包含记忆性元件(触发器)，仅由门电路构成
二、组合电路逻辑功能的表示方法 真值表，卡诺图，逻辑表达式，时间图(波形图)
三、组合电路分类
① 按逻辑功能不同：
加法器
比较器
数据选择器和分配器
编码器 译码器 只读存储器
(3) 列真值表
ABCD Y ABCD Y 0000 0 1000 1 0001 1 1001 0 0010 1 1010 0 0011 0 1011 1 0100 1 1100 0 0101 0 1101 1 0110 0 1110 1 0111 1 1111 0
(4) 功能说明：当输入四位代码中 1 的个数为奇数时输出 为 1，为偶数时输出为 0 — 检奇电路。
1、 集成数值比较器 74LS85 (TTL)
扩展：两片4 位→ 8 位
B7 A7 B6 A6 B5 A5 B4 A4
VCC A3 B2 A2 A1 B1 A0 B0
16 15 14 13 12 11 10 9
7485 74LS85
1 2 3 4 5 6 78 B3 A<B A=B A>B FA>B FA=B FA<B地
Li ( A > B ) 值 Gi ( A = B ) 表
Mi ( A < B )
Ai Bi
00 01 10 11
Li Gi Mi
010 001 100 010
函数式
Li Ai Bi
A<B 级
74LS85 A=B
状态，而与原来的状态无关。
2. 电路结构特点
无记忆功能！
(1) 输出、输入之间没有反馈延迟电路
(2) 不包含记忆性元件(触发器)，仅由门电路构成
二、组合电路逻辑功能的表示方法 真值表，卡诺图，逻辑表达式，时间图(波形图)
三、组合电路分类
① 按逻辑功能不同：
加法器
比较器
数据选择器和分配器
编码器 译码器 只读存储器
(3) 列真值表
ABCD Y ABCD Y 0000 0 1000 1 0001 1 1001 0 0010 1 1010 0 0011 0 1011 1 0100 1 1100 0 0101 0 1101 1 0110 0 1110 1 0111 1 1111 0
(4) 功能说明：当输入四位代码中 1 的个数为奇数时输出 为 1，为偶数时输出为 0 — 检奇电路。
1、 集成数值比较器 74LS85 (TTL)
扩展：两片4 位→ 8 位
B7 A7 B6 A6 B5 A5 B4 A4
VCC A3 B2 A2 A1 B1 A0 B0
16 15 14 13 12 11 10 9
7485 74LS85
1 2 3 4 5 6 78 B3 A<B A=B A>B FA>B FA=B FA<B地
Li ( A > B ) 值 Gi ( A = B ) 表
Mi ( A < B )
Ai Bi
00 01 10 11
Li Gi Mi
010 001 100 010
函数式
Li Ai Bi
数值比较器
FA ＞
B
FA=B
FA ＜
B
FA ＞
B
A0 B0 IA＞B
IA＜B
A1 B1 A2 B2 A3 B3 C0
IA=B FA=B
FA ＜
B
Fቤተ መጻሕፍቲ ባይዱ ＞
B
连接每一片
B15A15~B12A12
A4 B4 A5 B5 A6 B6 A7 B7
A0 B0 A1 B1 A2 B2 A3 B3 IA＞B
高位片 IA＜B
C1
全加器真值表
AB C SC
0 0 00 0 0 0 11 0 0 1 01 0 0 1 101 1 0 01 0 1 0 10 1 1 1 00 1 1 1 11 1
ABC有奇数个1时S为1； ABC有偶数个1 和全为0时 S为0。 -----用全加器组成三位二进制代码 奇偶校验器
2、多位数加法器
•如何用1位全加器实现两个四位二进制数相加？ A3 A2 A1 A0 + B3 B2 B1 B0 =?
（1）串行进位加法器
A0 B0
A1 B1
A2 B2
A3 B3
0
C0 FA0
C1 FA1
C2 FA2
C3 FA3
S0
S1
S2
S3
•低位的进位信号送给邻近高位作为输入信号，采用串行进位 加法器运算速度不高。
当i= 0时：C0 = G0 + P0C1
当i = 1时：C1 = G1 + P1C0 = G1 + P1G0 + P0C1
当 i = 2时：C2 = G2 + P2G1 + P2 P1C0 + P2 P1P0C1
加法器比较器
1
0
0
0
0
1
1
0
0
0
0
1
1
0
0
0
0
1
1
0
0
0
0
1
0
1
0
根据比较规则，可得到四位数码比较器逻辑式：
A=B:
EAB
( a 3 b 3 )a 2 ( b 2 )a 1 ( b 1 )a 0 ( b 0 )
A<B:
S a 3 b 3 ( a 3 b 3 ) a 2 b 2 ( a 3 b 3 ) a 2 ( b 2 ) a 1 b 1
(A=B)L
低位进位 向高位位进位
例1：七位二进制数比较器。（采用两片85）
高位片
必
低位片
接 好
A>B (2) （A>B）L
A=B A<B
74LS85（（AA=<BB））ES
A3A2A1 A0 B3B2 B1B0
A>B (1) （A>B）L
A=B 74LS85（A=B）E
A<B
（A<B）S
A3A2A1 A0 B3B2 B1B0
一、半加器
半加运算不考虑从低位来的进位。设： A---加数；B---被加数；S---本位和；C---进位。
真值表
ABC S 0000 0101 1001 1110
S A B A B A B CAB
S A B A B A B CAB
逻辑图
A B
=1 S
& C
逻辑符号
A
半
S
B
加 器
C
请根据这个原则设计一下每位的比较应包括几个输入输出ab两个多位数的比较aibi两个本位数abi1abi1abi1低位的比较结果abiabiabi比较结果向高位输出输入输出abiaibiabi1abi1abi1abiabi1001aibi100001输出abiabi和abi分别等于abi1abi1和abi1每个比较环节的功能表a3b3a3b3a2b2110000a3b3a2b2a1b1a0b0010a3b3a2b2a1b1a0b0001a3b3a2b2a1b1a0b0100a3b3a2b2a1b1001a3b3a2b2a1b1100a3b3a2b2001a3b3001比较输入a3b3a2b2a1b1a0b0输出lesababab根据比较规则可得到四位数码比较器逻辑式ab
加法器实现两个二进制数的加法运算
1
0
1
0
1
0
1
0
0
1
1
0
0
1
如果要比较两个多位二进制数A和B的大小？ 必须从高向低逐位进行比较。 2. 四位数值比较器74LS85
级联 输入
74LS85的逻辑符号
便于 功能 扩展
A3，B3
10 01 A3 = B3 A3 = B3 A3 = B3 A3 = B3 A3 = B3 A3 = B3 A3 = B3 A3 = B3 A3 = B3 A3 = B3
禁止 译码
译 码 工 作
译中为0
低电平有 效输出
三位二进 制代码
使能端
74LS138的逻辑符号
74LS138的逻辑功能
三个译码输入端（又称地址输入端）A2、
A1、A0，八个译码输出端 Y0~Y7，以及三个控制 端（又称使能端）S1、S2 、S3。
S1 、S2 ，S3 是译码器的控制输入端，当 S1 = 1、S2+ S3 = 0 (即 S1 = 1,S2 和S3 均为0)时，GS 输出为高电平，译码器处于工作状态。否则，译
数字显示电路是数字设备不可缺少的部分。 数字显示电路通常由显示译码器、驱动器和显示 器等部分组成，如图3-12所示。
数字显示电路的组成方框图
1. 数字显示器件 数字显示器件是用来显示数字、文字或者符
号的器件，常见的有辉光数码管、荧光数码管、 液晶显示器、发光二极管数码管、场致发光数字 板、等离子体显示板等等。本书主要讨论发光二 极管数码管。
N位二进制代码可以表示多少个信号？
例：对101键盘编码时，采用几位二进制代码？ 编码原则：N位二进制代码可以表示2N个信号， 则对M个信号编码时，应由2N ≥M来确定位数N。
《加法器及运算》课件
常见的加法器类型
半加器
半加器是最简单的加法器类 型，仅能对单个二进制位进 行相加。它由两个逻辑门组 成，并输出两个结果：和与 进位。
全加器
全加器是一种能够对两个二 进制位进行相加的加法器类 型。它不仅考虑相加的位本 身，还考虑前一位的进位情 况。
布加器
布加器是多位加法器的扩展， 能够对多个二进制位进行相 加。它由多个全加器和逻辑 门组成，实现多位数的加法 运算。
《加法器及运算》PPT课 件
欢迎阅览《加法器及运算》PPT课件。本课件将带您深入了解加法器的概述、 工作原理、类型、应用领域、性能评估和设计优化方法。
加法器的概述
加法器是数字电路中一种常见的逻辑电路，用于将两个二进制数相加。了解加法器的基本概念和原理是深入学 习数字电路的关键。
பைடு நூலகம்
加法器的工作原理
加法器通过电子元件的逻辑运算实现二进制数的相加，主要包括半加器和全 加器两种类型。了解加法器的工作原理对于设计和优化加法器至关重要。
4 密码学
加法器用于密码学的加密算法中，实现数字 签名、数据认证和加密解密等安全操作。
加法器的性能评估指标
1 速度
加法器的速度是指完成加法运算的时间，通常以时钟周期计算。
2 功耗
加法器的功耗是指在加法运算中消耗的能量，对于低功耗应用至关重要。
3 面积
加法器的面积是指加法器所占用的芯片空间大小，与集成度和成本有关。
加法器的应用领域
1 计算机系统
2 通信系统
加法器在计算机系统中被广泛应用，用于实 现各种数字运算，如整数相加、浮点数加减、 数据传输等。
加法器在通信系统中用于数字信号的处理和 数据解码，以实现高效的数据传输和通信。
第十课时：数据选择器、数值比较器、加法器
比 较 输 入 A3 B3 A3 >B3 A3 <B3 A3 =B3 A3 =B3 A3 =B3 A3 =B3 A3 =B3 A3 =B3 A3 =B3 A3 =B3 A3 =B3 A2 B2 × × A2 >B2 A2 <B2 A2 =B2 A2 =B2 A2 =B2 A2 =B2 A2 =B2 A2 =B2 A2 =B2 A1 B1 × × × × A1 >B1 A1 <B1 A1 =B1 A1 =B1 A1 =B1 A1 =B1 A1 =B1 A0 B0 × × × × × × A0 >B0 A0 <B0 A0 =B0 A0 =B0 A0 =B0 级 联 输 入 A'>B' A'<B' A'=B' × × × × × × × × × × × × × × × × × × × × × × × × 1 0 0 0 1 0 0 0 1 输 出
2 n 1 i 0
Dm
i
i
（2）提供了地址变量的全部最小项。
（3）一般情况下，Di可以当作一个变量处理。
因为任何组合逻辑函数总可以用最小项之和的标准形 式构成。所以，利用数据选择器的输入Di来选择地址变量 组成的最小项mi，可以实现任何所需的组合逻辑函数。
基本步骤 逻辑函数
n个地址变量的 数据选择器， 不需要增加门 电路，最多可 实现n＋1个变 量的函数。
B3 A'<B' A'=B' A'>B' A>B A=B A<B GND (a) TTL 数值比较器引脚图
A2 A=B A'>B' A'<B' A' =B' A1 VSS (b) CMOS 数值比较器引脚图
2 n 1 i 0
Dm
i
i
（2）提供了地址变量的全部最小项。
（3）一般情况下，Di可以当作一个变量处理。
因为任何组合逻辑函数总可以用最小项之和的标准形 式构成。所以，利用数据选择器的输入Di来选择地址变量 组成的最小项mi，可以实现任何所需的组合逻辑函数。
基本步骤 逻辑函数
n个地址变量的 数据选择器， 不需要增加门 电路，最多可 实现n＋1个变 量的函数。
B3 A'<B' A'=B' A'>B' A>B A=B A<B GND (a) TTL 数值比较器引脚图
A2 A=B A'>B' A'<B' A' =B' A1 VSS (b) CMOS 数值比较器引脚图
第四章 数据选择器、数值比较器、加法器、竞争冒险
若 令A1 A0 BC 分析： 选择地址输入，令A1A0=AB（可任意选择） F A B C A BC A BC ABC F AB C ABC ABC ABC A （B C A （BC ） A （BC） A（BC ） ） ( AB) C ( AB)C ( AB)C ( AB)C 1 BC ） A ( BC ) 0 BC A BC） （ （
将F与Y对照可得
D0 1, D1 C , D2 C , D3 0
19
A1 A, A0 B, D0 1, D1 C , D2 C , D3 0
F
B A
“1”
C
20
【例3】设计一个用3个开关控制灯的逻 辑电路，要求任一个开关都能控制灯的 由亮到灭或由灭到亮。 A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 Y 0 1 1 0 1 0 0 1
24
4.3.3 数据选择器
8选1数据选择器74HC151的输出端逻辑式为
Y ( A2 A1 A0 ) D0 ( A2 A1 A0 ) D1 ( A2 A1 A0 ) D2 ( A2 A1 A0 ) D3 ( A2 A1 A0 ) D ( A2 A1 A0 ) D5 ( A2 A1 A0 ) D6 ( A2 A1 A0 ) D7
25
4.3.3 数据选择器
比较上面两式，令: A2＝A，A1＝B， A0=C，D1＝D2＝D3=0， D0＝D4=D5=D6=D7=1
故其外部接线图如图所示
Y A B C A2 A1 Y 74HC 151 S Y’
A 0 D 0 D 1 D 2 D 3 D 4 D5 D 6 D 7
将F与Y对照可得
D0 1, D1 C , D2 C , D3 0
19
A1 A, A0 B, D0 1, D1 C , D2 C , D3 0
F
B A
“1”
C
20
【例3】设计一个用3个开关控制灯的逻 辑电路，要求任一个开关都能控制灯的 由亮到灭或由灭到亮。 A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 Y 0 1 1 0 1 0 0 1
24
4.3.3 数据选择器
8选1数据选择器74HC151的输出端逻辑式为
Y ( A2 A1 A0 ) D0 ( A2 A1 A0 ) D1 ( A2 A1 A0 ) D2 ( A2 A1 A0 ) D3 ( A2 A1 A0 ) D ( A2 A1 A0 ) D5 ( A2 A1 A0 ) D6 ( A2 A1 A0 ) D7
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4.3.3 数据选择器
比较上面两式，令: A2＝A，A1＝B， A0=C，D1＝D2＝D3=0， D0＝D4=D5=D6=D7=1
故其外部接线图如图所示
Y A B C A2 A1 Y 74HC 151 S Y’
A 0 D 0 D 1 D 2 D 3 D 4 D5 D 6 D 7
加法器、比较器
74LS85逻辑表达式
Y( A B ) A3 B3 ( A3 B3 ) A2 B2 ( A3 B3 ) ( A2 B2 ) A1 B1 ( A3 B3 ) ( A2 B2 ) ( A1 B1 ) A0 B0 (A3 B 3 ) (A 2 B 2 ) (A1 B1 ) A 0 B 0 ) I ( A B )
1位数值比较器
设A＞B时L1＝1；A＜B时L2＝1；A＝B时L3＝1。 得1位数值比较器的真值表。
A 0 0 1 1
B 0 1 0 1
L1 (A>B) 0 0 1 0
L2 (A<B) 0 1 0 0
L3 (A=B) 1 0 0 1
逻 辑 表 达 式
L1 AB L2 A B L3 A B AB A B AB
VCC B2 A2 S2 B3 A3 S3 C3 16 15 14 13 12 11 10 9 74LS283 1 2 3 4 5 6 7 8 S1 B1 A1 S0 B0 A0 C0-1 GND TTL 加法器 74LS283 引脚图
V DD B3 C3 S3 S2 S1 S0 C0-1 16 15 14 13 12 11 10 9 4008 1 2 3 4 5 6 7 8 A3 B2 A2 B1 A1 B0 A0 VSS CMOS 加法器 5、4.26、2.27
《数字电子技术基础》（第五版） 清华大学自动化系 阎石 王红
第四章 组合逻辑电路
4.3.5 数值比较器
一 1位数值比较器
二 4位数值比较器
三 数值比较器的位数扩展
本节小结
比较器:用来完成两个二进制数的大小比较的逻辑 电路称为数值比较器，简称比较器。
加法器 数值比较器 冒险竞争【VIP专享】
1位加法器
（1）半加器：半加运算不考虑从低位来的进位 A---加数;B---被加数;S---本位和;Co---进位。
真值表
A
B
Co
S
0
0
0
0
0
1
0
1
1
0
0
1
1
1
1
0
S AB AB A B
Co AB
S AB AB A B Co AB
逻辑图
2个输入端
逻辑符号
2个输出 端
（2）全加器
Y3Y2Y1Y0 DCBA 0011
00100101
00110110
01000111
01011000
01101001
01111010
10001011
10011100
题4.26 用一片74LS283将余三码转换成8421BCD码。 解： 余3码－0011=BCD码
设输入余三码用变量DCBA 表示，输出8421码用变量 Y3Y2Y1Y0表示。则有
× × × × × ×
A0>B0 A0<B0 A0=B0 A0=B0 A0=B0
I(A>B) I(A<B) I(A=B)
×××
×××
×××
×××
×××
×××
×××
×××
1
0
0
0
1
0
0
0
Y1 A (AB) A (A B) AB Y2 B (AB) B (A B) AB Y3 ( AB AB) AB AB
二、多位数值比较器
原理：从高位比起，只有高位相等，才比较下一位。
例：4位数值比较器
A3 B3
3.5数字比较器和3.6加法器
三、判断冒险的方法
四、消除竞争冒险的方法
小结：
画出逻辑图及符号：
三、4位全加器
多位数相加时，要考虑进位,进位的方式有串行进位和超前进位两种。可以采用全加器并行相加串行进位的方式来完成，下图是一个四位串行进位加法器。
3.5数字比较器
一、定义及功能
在数字系统中,特别是在计算机中,经常需要比较两个数A和B的大小,数值比较器就是对两个位数相同的二进制数A、B进行比较，其结果有A＞B、A＜B和A＝B三种可能性。
当两个多位二进制数比较时，应先比较高位；当高位相等时，再比较低位。
集成数值比较器74LS85是实现4位二进制数比较的MSI。
其管脚排列和逻辑符号如下：
A、B为数据输入端；它有三个级联输入端：IA＜B、IA＞B、IA＝B，表示低四位比较的结果输入；它有三个级联输出端：FA＜B、FA＞B、FA＝B，表示末级比较结果的输出。
功能：若比较两个四位二进制数A（A3A2A1A0）和B（B3B2B1B0）的大小,从最高位开始进行比较，如果A3>B3，则A一定大于B;反之,若A3<B3，则一定有A小于B；若A3＝B3，则比较次高位A2和B2,依此类推直到比较到最低位，若各位均相等，则A=B。
3.7 组合逻辑电路中的竞争冒险现象
一、产生竞争和冒险的原因
能力目标：
具备利用数字选择器和加法器设计电路的能力。
素质目标：
培养善于观察分析的素质。
课程设计
授课方式（方法、手段）
讲授法和引导法
核心任务：
加法器的分析与设计。
教学（学习）设计：
【课前准备】
1.教师准备
PPT 教材
2.学生准备
预习教材
【授课环节设计及时间分配】
四、消除竞争冒险的方法
小结：
画出逻辑图及符号：
三、4位全加器
多位数相加时，要考虑进位,进位的方式有串行进位和超前进位两种。可以采用全加器并行相加串行进位的方式来完成，下图是一个四位串行进位加法器。
3.5数字比较器
一、定义及功能
在数字系统中,特别是在计算机中,经常需要比较两个数A和B的大小,数值比较器就是对两个位数相同的二进制数A、B进行比较，其结果有A＞B、A＜B和A＝B三种可能性。
当两个多位二进制数比较时，应先比较高位；当高位相等时，再比较低位。
集成数值比较器74LS85是实现4位二进制数比较的MSI。
其管脚排列和逻辑符号如下：
A、B为数据输入端；它有三个级联输入端：IA＜B、IA＞B、IA＝B，表示低四位比较的结果输入；它有三个级联输出端：FA＜B、FA＞B、FA＝B，表示末级比较结果的输出。
功能：若比较两个四位二进制数A（A3A2A1A0）和B（B3B2B1B0）的大小,从最高位开始进行比较，如果A3>B3，则A一定大于B;反之,若A3<B3，则一定有A小于B；若A3＝B3，则比较次高位A2和B2,依此类推直到比较到最低位，若各位均相等，则A=B。
3.7 组合逻辑电路中的竞争冒险现象
一、产生竞争和冒险的原因
能力目标：
具备利用数字选择器和加法器设计电路的能力。
素质目标：
培养善于观察分析的素质。
课程设计
授课方式（方法、手段）
讲授法和引导法
核心任务：
加法器的分析与设计。
教学（学习）设计：
【课前准备】
1.教师准备
PPT 教材
2.学生准备
预习教材
【授课环节设计及时间分配】
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20
应用实例1 由四位超前进位加法器74LS283和异或门74LS86组成的 可控的四位并行二进制加法／减法运算电路。
第3章
组合逻辑电路
B 当 ADD / SUB 1 的时候， A0 以反变量形式 输入到并行加法器， A1 A2 进位输入端 CI 1,这样加法器完 A3 成 ( A B 1)， ( B 1) 为 B 的补码， B0 运算结果为 ( A B)。 B1 当 ADD / SUB 0 的时候， B B2 以原变量形式输入到并行加法器， B3 ADD /SUB 进位输入端 CI 0 ，运算结果 为 ( A B) 。该电路可以对4位有符 号或无符号二进制数作加减运算。
第3章
组合逻辑电路
第17讲 加法器和数值比较器
1
第3章
组合逻辑电路
3.5
3.5.1
典型中规模组合逻辑集成电路
加法器
数字电子计算机能进行各种信息处理，其中最常用的还 是各种算术运算。算术运算中的加、减、乘、除四则运算，
在数字电路中往往是将其转化为加法运算来实现的，所以加
法运算是运算电路的核心。计算机的运算速度通常也是以每 秒钟完成加法运算的次数来衡量的。能实现二进制加法运算 的逻辑电路称为加法器。
Y3表示A>B、A<B、A=B。由此可以列出1位数值比较器的真 值表(见表3.7)。 由表3.7可以写出各个输出的逻辑表达式为
23
第3章
组合逻辑电路
24
第3章
组合逻辑电路
图3.16 数值比较器卡诺图
25
第3章
组合逻辑电路
2. 集成4位数值比较器
多位数值比较器的原理是从最高位开始进行比较，只有 当最高位相等时再比较次高位，依次类推，直到比较到最低 位。74LS85是典型的集成4位二进制数值比较器。其真值表 如表3.8所示。
的高位全加器的进位输入，如图3.12所示。
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第3章
组合逻辑电路
图3.12 4位串行进位加法器
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第3章
组合逻辑电路
2) 超前进位加法器
由于串行进位加法器的速度受到进位信号的限制，人们 又设计了一种超前进位加法器，使每位的进位只由加数和被
加数决定，而与低位的进位无关。
根据进位表达式与和表达式：
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其进位数直接由加数、被加数 和最低位进位数形成。各位运算并 行进行。运算速度快。
超前进位加法器
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第3章
组合逻辑电路
2. 多位数加法器
1) 串行进位加法器 若有多位数相加，则可采用并行相加串行进位的方式来 完成。例如，有两个4位二进制数A3A2A1A0和B3B2B1B0相加， 可以将四个全加器级联，低位全加器的进位输出连接到相邻
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第3章
组合逻辑电路
图3.18 4位数值比较器扩展为12位数值比较器
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第3章
组合逻辑电路
1. 半加器和全加器
1) 半加器 能实现两个1位的二进制数相加，而不考虑低位进位的 运算电路称为半加器。 设Ai、Bi分别表示第i位的被加数和加数输入，Si表示本 位和的输出，Ci表示向高位的进位输出，可以列出半加器的 真值表，如表3.5所示。
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第3章
组合逻辑电路
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第3章
组合逻辑电路
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第3章
组合逻辑电路
加法器
半加器：只考虑本位两个二进制数相加，而不考虑来自低 位进位数相加的运算电路。
全加器：除考虑本位两个二进制数相加外，还考虑来自低 位进位数相加的运算电路。
串行进位：电路进行二进制加法运算时，各全加器由低位 到高位逐位传递进位信号。 超前进位：电路进行二进制加法运算时，通过快速进位电 路几乎同时产生进位信号。
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∑
74LS283
CI
74LS86 =1 =1 =1 =1
S0 S1 S2 S3 CO
第3章
组合逻辑电路
3.5.2
数值比较器
1. 1位数值比较器 两个1位二进制数进行比较，输入信号是两个要进行比 较的1位二进制数，输出是比较结果。输出有三种情况：大 于、小于及等于。
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第3章
组合逻辑电路
例如：A、B表示两个二进制数，比较结果分别用Y1、Y2、
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第3章
组合逻辑电路
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第3章
组合逻辑电路
3. 集成数值比较器74LS85逻辑功能的扩展
在图3.17中2、3、4号接线端是“级联输入端”，当 A3A2A1A0=B3B2B1B0时，比较的结果将取决于“级联输入端” 的状态。
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第3章
组合逻辑电路
图3.17 集成4位数值比较器74LS85的引脚排列图
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第3章
组合逻辑电路
超前进位加法器 74LS283
4 位二进制加 数 A 输入端
4 位二进制加 数 B 输入端 低位片进位输入端
A0 A1 A2 A3 B0 B1 B2 B3 CI
∑ CO S0 S1 S2 S3
向高位片的 进位输出 本位和输出端 相加结果读数 为 COS3S2S1S0
74LS283逻辑功能示意图
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第3章
组合逻辑电路
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第3章
组合逻辑电路
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第3章
组合逻辑电路
图3.11 全加器的逻辑图与逻辑符号
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第3章
组合逻辑电路
多位数加法器
实现多位加法运算的电路
串行进位加法器
其低位进位输出端依次连至相邻 高位的进位输入端，最低位进位输入 端接地。因此，高位数的相加必须等 到低位运算完成后才能进行，这种进 位方式称为串行进位。运算速度较慢。
第3章
组合逻辑电路
上面两式是超前进位加法器的两个基本公式。由这两个
公式可以递推出各位全加器的表达式。例如，对于4位超前 进位加法器有
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第3章
组合逻辑电路
图3.13 4位超前进位加法器
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第3章
组合逻辑电路
图3.14 集成4位二进制超前进位加法器引脚排列图
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第3章
组合逻辑电路
图3.15 16位二进制加法器
由表3.5可得半加器的逻辑表达式为
根据上述逻辑表达式可画出半加器的逻辑图及逻辑符号，
如图3.10所示。
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第3章
组合逻辑电路
图3.10 半加器的逻辑图与逻辑符号
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第3章
组合逻辑电路
2) 全加器
对两个1位的二进制数进行相加并考虑低位的进位，即 相当于三个1位二进制数的相加，求得和及进位的逻辑电路 称为全加器。 设Ai、Bi分别表示第i位的加数输入，Ci-1表示来自相邻 低位的进位输入，Si表示本位和的输出，Ci表示向高位的进 位输出，可以列出全加器的真值表，如表3.6所示。
应用实例1 由四位超前进位加法器74LS283和异或门74LS86组成的 可控的四位并行二进制加法／减法运算电路。
第3章
组合逻辑电路
B 当 ADD / SUB 1 的时候， A0 以反变量形式 输入到并行加法器， A1 A2 进位输入端 CI 1,这样加法器完 A3 成 ( A B 1)， ( B 1) 为 B 的补码， B0 运算结果为 ( A B)。 B1 当 ADD / SUB 0 的时候， B B2 以原变量形式输入到并行加法器， B3 ADD /SUB 进位输入端 CI 0 ，运算结果 为 ( A B) 。该电路可以对4位有符 号或无符号二进制数作加减运算。
第3章
组合逻辑电路
第17讲 加法器和数值比较器
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第3章
组合逻辑电路
3.5
3.5.1
典型中规模组合逻辑集成电路
加法器
数字电子计算机能进行各种信息处理，其中最常用的还 是各种算术运算。算术运算中的加、减、乘、除四则运算，
在数字电路中往往是将其转化为加法运算来实现的，所以加
法运算是运算电路的核心。计算机的运算速度通常也是以每 秒钟完成加法运算的次数来衡量的。能实现二进制加法运算 的逻辑电路称为加法器。
Y3表示A>B、A<B、A=B。由此可以列出1位数值比较器的真 值表(见表3.7)。 由表3.7可以写出各个输出的逻辑表达式为
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第3章
组合逻辑电路
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第3章
组合逻辑电路
图3.16 数值比较器卡诺图
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第3章
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2. 集成4位数值比较器
多位数值比较器的原理是从最高位开始进行比较，只有 当最高位相等时再比较次高位，依次类推，直到比较到最低 位。74LS85是典型的集成4位二进制数值比较器。其真值表 如表3.8所示。
的高位全加器的进位输入，如图3.12所示。
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图3.12 4位串行进位加法器
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2) 超前进位加法器
由于串行进位加法器的速度受到进位信号的限制，人们 又设计了一种超前进位加法器，使每位的进位只由加数和被
加数决定，而与低位的进位无关。
根据进位表达式与和表达式：
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其进位数直接由加数、被加数 和最低位进位数形成。各位运算并 行进行。运算速度快。
超前进位加法器
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2. 多位数加法器
1) 串行进位加法器 若有多位数相加，则可采用并行相加串行进位的方式来 完成。例如，有两个4位二进制数A3A2A1A0和B3B2B1B0相加， 可以将四个全加器级联，低位全加器的进位输出连接到相邻
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图3.18 4位数值比较器扩展为12位数值比较器
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1. 半加器和全加器
1) 半加器 能实现两个1位的二进制数相加，而不考虑低位进位的 运算电路称为半加器。 设Ai、Bi分别表示第i位的被加数和加数输入，Si表示本 位和的输出，Ci表示向高位的进位输出，可以列出半加器的 真值表，如表3.5所示。
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加法器
半加器：只考虑本位两个二进制数相加，而不考虑来自低 位进位数相加的运算电路。
全加器：除考虑本位两个二进制数相加外，还考虑来自低 位进位数相加的运算电路。
串行进位：电路进行二进制加法运算时，各全加器由低位 到高位逐位传递进位信号。 超前进位：电路进行二进制加法运算时，通过快速进位电 路几乎同时产生进位信号。
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∑
74LS283
CI
74LS86 =1 =1 =1 =1
S0 S1 S2 S3 CO
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3.5.2
数值比较器
1. 1位数值比较器 两个1位二进制数进行比较，输入信号是两个要进行比 较的1位二进制数，输出是比较结果。输出有三种情况：大 于、小于及等于。
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例如：A、B表示两个二进制数，比较结果分别用Y1、Y2、
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3. 集成数值比较器74LS85逻辑功能的扩展
在图3.17中2、3、4号接线端是“级联输入端”，当 A3A2A1A0=B3B2B1B0时，比较的结果将取决于“级联输入端” 的状态。
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图3.17 集成4位数值比较器74LS85的引脚排列图
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超前进位加法器 74LS283
4 位二进制加 数 A 输入端
4 位二进制加 数 B 输入端 低位片进位输入端
A0 A1 A2 A3 B0 B1 B2 B3 CI
∑ CO S0 S1 S2 S3
向高位片的 进位输出 本位和输出端 相加结果读数 为 COS3S2S1S0
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图3.11 全加器的逻辑图与逻辑符号
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多位数加法器
实现多位加法运算的电路
串行进位加法器
其低位进位输出端依次连至相邻 高位的进位输入端，最低位进位输入 端接地。因此，高位数的相加必须等 到低位运算完成后才能进行，这种进 位方式称为串行进位。运算速度较慢。
第3章
组合逻辑电路
上面两式是超前进位加法器的两个基本公式。由这两个
公式可以递推出各位全加器的表达式。例如，对于4位超前 进位加法器有
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组合逻辑电路
图3.13 4位超前进位加法器
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组合逻辑电路
图3.14 集成4位二进制超前进位加法器引脚排列图
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图3.15 16位二进制加法器
由表3.5可得半加器的逻辑表达式为
根据上述逻辑表达式可画出半加器的逻辑图及逻辑符号，
如图3.10所示。
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图3.10 半加器的逻辑图与逻辑符号
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2) 全加器
对两个1位的二进制数进行相加并考虑低位的进位，即 相当于三个1位二进制数的相加，求得和及进位的逻辑电路 称为全加器。 设Ai、Bi分别表示第i位的加数输入，Ci-1表示来自相邻 低位的进位输入，Si表示本位和的输出，Ci表示向高位的进 位输出，可以列出全加器的真值表，如表3.6所示。