Allegro怎么样有效建立SI模型？ 如何使用Model Integrity转换IBIS模型
在Allegro 中进行SI 仿真
第一章在Allegro 中准备好进行SI 仿真的PCB 板图1）在Cadence 中进行SI 分析可以通过几种方式得到结果：* Allegro 的PCB 画板界面，通过处理可以直接得到结果，或者直接以*.brd 存盘。
* 使用Specctre Quest 打开*.brd，进行必要设置，通过处理直接得到结果。
这实际与上述方式类似，只不过是两个独立的模块，真正的仿真软件是下面的SigXplore 程序。
* 直接打开SigXplore 建立拓扑进行仿真。
2）从PowerPCB 转换到Allegro 格式在PowerPCb 中对已经完成的PCB 板，作如下操作：在文件菜单，选择Export 操作，出现File Export 窗口，选择ASCII 格式*.asc 文件格式，并指定文件名称和路径（图1.1）。
图1.1 在PowerPCB 中输出通用ASC 格式文件图1.2 PowerPCB 导出格式设置窗口点击图1.1 的保存按钮后出现图1.2 ASCII 输出定制窗口，在该窗口中，点击“Select All”项、在Expand Attributes 中选中Parts 和Nets 两项，尤其注意在Format 窗口只能选择PowerPCB V3.0 以下版本格式，否则Allegro 不能正确导入。
3）在Allegro 中导入*.ascPCB 板图在文件菜单，选择Import 操作，出现一个下拉菜单，在下拉菜单中选择PADS 项，出现PADS IN 设置窗口（图1.3），在该窗口中需要设置3 个必要参数：图1.3 转换阿三次文件参数设置窗口i. 在的一栏那填入源asc 文件的目录ii. 在第二栏指定转换必须的pads_in.ini 文件所在目录（也可将此文件拷入工作目录中，此例）iii. 指定转换后的文件存放目录然后运行“Run”，将在指定的目录中生成转换成功的.brd 文件。
注：pads_in.ini 所在目录路：.Psd_14.2ToolsPCBbin 中。
ALLEGRO约束设置
ALLEGRO约束规则设置介绍目录：第一部分：差分对的约束设置 (1)第二部分：非差分信号约束设置 (8)第三部分：区域约束设置 (11)第四部分：XNet等长设置 (12)本文所有操作与设置均在Allegro PCB editor 15.5环境中进行。
第一部分：差分对的约束设置下面我们将通过对LVDS差分对信号的约束设置分步骤的讲解各个设置过程，其约束条件如步骤1：全局约束设置。
在PCB editor界面下，点击“Setup→Constraints”或点击图标打开“Constraints Sys”窗口，将出现下图所示窗口。
点击“Set standard values”，弹出“Default values form”界面，在此可设置默认值，且窗口中所有设置值各自分属于spacing rule 和Physical rule 中名为“Default”的约束集。
此处我们取默认值。
图1下面步骤2-步骤4为Physical（Line/vias）rule物理特性（线宽和过孔）约束设置过程步骤2：线宽约束设置。
点击“Physical（Line/vias）rule set→set values”，在出现的窗口上方空白处填入新约束名称，如“LVDS_SIG”，然后点击“ADD”，新的约束就产生了。
如果需要设置这是某一层的约束，还要在“subclass”中选择相应的层面。
接下来就在相应栏填入需要的值。
如下图所示：图2如果还有其它信号的线宽要求，请重复上述步骤。
Min line width：最小线宽Max line width：最大线宽，填0=∞Min neck width：Neck 模式最小线宽Max neck length：Neck 模式最大走线长度DiffPair primary gap：首选差分间距（单端线可不填）DiffPair neck gap：Neck 模式差分间距（单端线可不填）过孔规格在“Via list property”中设定，一般设定在默认约束规则下。
Allegro后仿真流程介绍
Allegro后仿真流程介绍作成期:04/01/2009作成人:SOLDERMASKForewordGetting IBIS ModelsPre-WorkingSimulationView WaveformForeword●Getting IBIS Models ●Pre-Working Simulation●●View WaveformForeword前仿真和后仿真的区别前仿真又可以分为布局前仿真和布局后仿真。
前者是在设计的最初阶段，通过SigXplorer建立和验证详细的电气拓扑结构并以此制定出详细的约束规则。
后者是在布局完成的状态下，在布线过程中遇到的具体设计问题需要仿真的过程。
后仿真是在PCB布线完成以后，对已经完成的关键网络进行仿真验证的过程。
可以检查实际的物理执行过程（布局布线）是否违背设计意图；或是已知的改动，通过仿真来验证这种改动给高速设计带来的影响。
本篇文档主要介绍后仿真的操作流程Index●ForewordGetting IBIS Models●Pre-Working●Simulation●View Waveform到下列网站搜索各个公司IBIS模型下载网站/ibis/ibis%20table/models.htm到Google网站直接搜索某个型号的IBIS模型到器件厂商的官方网站下载IBIS模型需要检查是否存在语法错误，或者其他的错误，这一步是必须的。
打开软件Model Integrity，点击Open打开ibs文件，打开文件时软件自动进行Check。
若遇到错误，及时查明原因，一般都是语法错误，所以稍加修改就OK了。
点击此按钮查看报错的行并修改之有10个错误，原因是超出80字符IBIS to DML由于Allegro SI不能够直接对应IBIS模型，需要把IBIS模型转换成Allegro专用的DML模型，两者实际上都是文本文档，只是在描述的方式上有所区别。
右击，在弹出的框内选择IBIS to DML生成dml模型后保存至ibis模型同一路径待所有需要的器件模型全部转换成DML模型以后，要和IBIS模型保存在同一文件夹。
Allegro_SI仿真流程简介
上海市共进通信技术有限公司
仿真步骤
开始 指定仿真信号线 准备好要仿真的PCB图 生成仿真报告
转换库模式并加载 给器件加载模型 定义电源和地线
提取拓扑结构
更改电路条件重复仿真
根据阻抗要求调整叠层 结果分析 仿真参数设置 结束
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仿真Байду номын сангаас数设置
• Allegro菜单中Analyze\SI/EMI Smi\ Preference
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指定仿真信号线
• Allegro菜单中Analyze\SI/EMI Smi\ Probe
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仿真结果
• Driver端增加电阻
加电阻
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Crosstalk
• Crosstalk Waveform
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仿真结果参数
SIM ID(模拟的次数) Diver(驱动端) Receiver(接收端) Cycle(仿真的周期) FTS MODE（仿真模式） Monotonic（单调性） Noise Margin(噪声裕量) Overshoothigh(上过冲) Overshootlow(下过冲) PropDelay(传输延迟，驱动端到接收端)
IBIS库转换DML
• Allegro菜单中Analyze\SI/EMI Smi\ Library
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加载DML库
• Allegro菜单中Analyze\SI/EMI Smi\ Library
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生成仿真报告
• Reflection
在Allegro 中进行SI 仿真
第一章在Allegro 中准备好进行SI 仿真的PCB 板图1）在Cadence 中进行SI 分析可以通过几种方式得到结果：* Allegro 的PCB 画板界面，通过处理可以直接得到结果，或者直接以*.brd 存盘。
* 使用Specctre Quest 打开*.brd，进行必要设置，通过处理直接得到结果。
这实际与上述方式类似，只不过是两个独立的模块，真正的仿真软件是下面的SigXplore 程序。
* 直接打开SigXplore 建立拓扑进行仿真。
2）从PowerPCB 转换到Allegro 格式在PowerPCb 中对已经完成的PCB 板，作如下操作：在文件菜单，选择Export 操作，出现File Export 窗口，选择ASCII 格式*.asc 文件格式，并指定文件名称和路径（图1.1）。
图1.1 在PowerPCB 中输出通用ASC 格式文件图1.2 PowerPCB 导出格式设置窗口点击图1.1 的保存按钮后出现图1.2 ASCII 输出定制窗口，在该窗口中，点击“Select All”项、在Expand Attributes 中选中Parts 和Nets 两项，尤其注意在Format 窗口只能选择PowerPCB V3.0 以下版本格式，否则Allegro 不能正确导入。
3）在Allegro 中导入*.ascPCB 板图在文件菜单，选择Import 操作，出现一个下拉菜单，在下拉菜单中选择PADS 项，出现PADS IN 设置窗口（图1.3），在该窗口中需要设置3 个必要参数：图1.3 转换阿三次文件参数设置窗口i. 在的一栏那填入源asc 文件的目录ii. 在第二栏指定转换必须的pads_in.ini 文件所在目录（也可将此文件拷入工作目录中，此例）iii. 指定转换后的文件存放目录然后运行“Run”，将在指定的目录中生成转换成功的.brd 文件。
注：pads_in.ini 所在目录路：.Psd_14.2ToolsPCBbin 中。
allegro SI 信号完整性仿真介绍
基于Cadence Allegro SI 16.3的信号完整性仿真信号完整性是指信号在信号线上的质量。
信号具有良好的信号完整性是指当在需要的时候，具有所必需达到的电压电平数值。
差的信号完整性不是由某一因素导致的，而是由板级设计中多种因素共同引起的。
特别是在高速电路中，所使用的芯片的切换速度过快、端接元件布设不合理、电路的互联不合理等都会引起信号的完整性问题。
具体主要包括串扰、反射、过冲与下冲、振荡、信号延迟等。
信号完整性问题由多种因素引起，归结起来有反射、串扰、过冲和下冲、振铃、信号延迟等，其中反射和串扰是引发信号完整性问题的两大主要因素。
反射和我们所熟悉的光经过不连续的介质时都会有部分能量反射回来一样，就是信号在传输线上的回波现象。
此时信号功率没有全部传输到负载处，有一部分被反射回来了。
在高速的PCB中导线必须等效为传输线，按照传输线理论，如果源端与负载端具有相同的阻抗，反射就不会发生了。
如果二者阻抗不匹配就会引起反射，负载会将一部分电压反射回源端。
根据负载阻抗和源阻抗的关系大小不同，反射电压可能为正，也可能为负。
如果反射信号很强，叠加在原信号上，很可能改变逻辑状态，导致接收数据错误。
如果在时钟信号上可能引起时钟沿不单调，进而引起误触发。
一般布线的几何形状、不正确的线端接、经过连接器的传输及电源平面的不连续等因素均会导致此类反射。
另外常有一个输出多个接收，这时不同的布线策略产生的反射对每个接收端的影响也不相同，所以布线策略也是影响反射的一个不可忽视的因素。
串扰是相邻两条信号线之间的不必要的耦合，信号线之间的互感和互容引起线上的噪声。
因此也就把它分为感性串扰和容性串扰，分别引发耦合电流和耦合电压。
当信号的边沿速率低于1ns时，串扰问题就应该考虑了。
如果信号线上有交变的信号电流通过时，会产生交变的磁场，处于磁场中的相邻的信号线会感应出信号电压。
一般PCB板层的参数、信号线间距、驱动端和接收端的电气特性及信号线的端接方式对串扰都有一定的影响。
基于Allegro16.5_PCB_SI 一步一步学会前仿真
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2.2 仿真前的规划 .......................................................... 17 2.3 关键器件预布局.........................................Байду номын сангаас............... 18 2.4 模型加载和仿真配置 ..................................................... 18
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Sofer Technology Co., Ltd
2.4.3 选择需要配置的信号线 ................................................ 21 2.4.4 设置仿真库 ........................................................ 23 2.4.5 设置电源和地网络 ................................................... 25 2.4.6 设置叠层 .......................................................... 29 2.4.7 设置元器件类别 ..................................................... 32 2.4.8 为元器件分配和创建模型 .............................................. 33 2.4.9 设置差分对 ........................................................ 42 2.4.10 设置仿真参数 ..................................................... 47 2.4.11 SI Design Audit相关 ............................................. 55 2.4.12 提取拓扑 ........................................................ 57 2.4.13 在SigXP中设置仿真库和仿真参数 ...................................... 59 2.4.14 在SigXP中绘制拓扑 ................................................ 63 2.5 方案空间分析 .......................................................... 73 2.5.1 输出驱动力扫描分析 .................................................. 76 2.5.2 Stub长度扫描分析 ................................................... 78 2.5.3 线宽线间距扫描分析 .................................................. 79 2.6 方案到约束规则的转化.................................................... 81 2.6.1 传输线延迟规则的设置 ................................................ 82 2.6.2 拓扑结构等传输线特性规则的设置 ........................................ 85 2.6.3 传输线耦合规则的设置 ................................................ 85 2.6.4 拓扑规则在约束管理器中的应用 ......................................... 86
allegro使用技巧
allegro使用技巧为了便于大家察看pcb 版，我将Allegro 中遇到的一些细微的东西在此跟大家分享：1、焊盘空心、实心的显示经常每个人都有自己视觉的习惯，有些人习惯空心焊盘而有些人则习惯实心的，当面对的板子和你自己的习惯矛盾时，可以用以下的方法来改变：在菜单中选SetupÆDrawing Options….，会弹出一个对话框：在Display 下的Filled pad 前面打勾，显示的就是实心焊盘，反之就是空心的。
在16.3中则在display菜单下参数设置，display选项卡中2、Highlight这个如果没有设定好的话，当我们高亮一个网络或者零件的时候，显示为虚线条，这样当放大屏幕的时候很难看清点亮的东西。
没有设定好的话，当我们高亮一个网络或者零件的时候，显示为虚线条，这样当缩小屏幕的时候很难看清点亮的东西。
按照如下的方法可以加以设定：在菜单中选SetupÆUser Preferences…，点选Display，在右侧的Display_nohilitefont 前面打勾，则高亮的物体显示为实心颜色，否则为虚线。
这一点实际做一下对比就可以体会到。
3、显示平面层花盘这点跟第1 点类似，在图一中的Thermal pads 中打勾即可；另外要想显示钻孔，只需选中Display drill holes。
4、DRC 显示为填充以及改变大小显示填充：同样在图二的对话框中，选中右侧Display_drcfill 即显示填充的drc，否则为空心。
改变大小：在参数设置中显示的对话框中点开drc 则出现对话框：我们就可以更改drc 的大小，或者开、关drc。
5、改变光标的形状（大十字、小十字等）用惯PowerPCB 的人可能比较习惯光标是大十字，充满整个屏幕，可以作如下设定：在图二中，选中左侧Ui，在右侧Pcb_cursor 的下拉菜单中选不同的项，则可以实现不同的设定，其中Cross 是小光标，infinite 是大光标。
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Allegro 怎么样有效建立SI 模型？如何使用Model
Integrity 转换IBIS 模型
信号完整性仿真大多针对由芯片IO、传输线以及可能存在的接插件和分
立元件所构成的信号网络系统，为了实现精确的仿真，仿真模型的精确性是
首先需要保证的。
一般情况下，Allegro PCB SI 会执行传输线和分立元件的建模，而芯片IO 和连接器的模型通常会由原厂提供。
当前业内常见的芯片
IO 模型有两种格式，IBIS 模型和HSPICE 模型；常见的连接器模型也是两种，SPICE(HSPICE)模型和S 参数模型。
Allegro PCB SI 支持包括上述四种模型在内业界流行的仿真模型，但一般都需要转化为Cadence 自己的
DML(Device Modeling Library)后才能使用。
Allegro PCB SI 在仿真时需要将仿真模型都转变成DML 模型格式这一做法，区别于大多数EDA 软件，这种做法可以说是有利有弊有。
弊，很明
显，就是多一个额外的步骤，虽然这一步骤非常简便；利，则是有利于仿真
库的管理，做到仿真库和原始模型文件的隔离，并且在文件格式转换的同时
也执行了模型的校验。
在大多数情况下，外部模型格式到Cadence DML 模型格式的转换还是非常方便的，只需要用Cadence SPB 系列工具包中的Model Integrity 软件打开模型文件，然后点击转换到DML 即可。