VHDL硬件描述语言与数字逻辑电路设计 (11)[70页]
VHDL硬件描述语言与数字逻辑电路设计 (5)[88页]
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第5章 VHDL构造体的描述方式
5.1 构造体的行为描述方式 5.2 构造体的寄存器传输(RTL)描述方式 5.3 构造体的结构描述方式 习题与思考题
第5章 VHDL构造体的描述方式
5.1 构造体的行为描述方式
什么样的描述属于行为描述方式，这一点目前还没有确 切的定义，所以在不同的书刊中，对相同或相似的某些用 VHDL描述的逻辑电路的程序有不同的说明。有的说明为行 为描述方式，有的说明为寄存器传输描述方式。但是，有一 点是明确的，行为描述方式是对系统数学模型的描述，其抽 象程度比寄存器传输描述方式和结构描述方式更高。
第5章 VHDL构造体的描述方式
5.1.2 延时语句 在VHDL中存在两种延时类型：惯性延时和传输延时。
这两种延时常用于VHDL的行为描述方式。 1．惯性延时 在VHDL中，惯性延时是缺省的，即在语句中如果不作
特别说明，产生的延时一定是惯性延时，这是因为大多数器 件在行为仿真时都会呈现这种惯性延时。
第5章 VHDL构造体的描述方式
第5章 VHDL构造体的描述方式
在例5-2中用了两个语句：第一个语句是选择语句，第 二个语句是代入语句。这两个语句是条件代入类型语句。也 就是说，只有WHEN后面所指定的条件得到满足时，指定的 代入值才被代入信号量sel或输出量q。
当第一个语句执行时，将使用选择信号。根据选择信号 sel的当前值，后跟的5种状态下的值i0～i3、'X' 中的一个值 将通过输出端口q输出。在正常情况下，q端将选择i0～i3之 一输出，在非正常情况下将输出 'X' 值。
第5章 VHDL构造体的描述方式
几乎所有器件都存在惯性延时，因此，硬件电路的设计 人员为了逼真地仿真硬件电路的实际工作情况，在代入语句 中总要加上惯性延时时间的说明。例如：
vhdl硬件描述语言与数字逻辑电路设计
vhdl硬件描述语言与数字逻辑电路设计数字逻辑电路设计是一种将数字信号进行处理和控制的技术。
数字电路由元器件（比如集合在一起的门、触发器、逻辑块、寄存器等）构成，这些元件的行为由原理图和逻辑方程式表示。
数字电路的设计主要是为了控制、处理和传输数字信号，具有可控制性、自动化程度较高和灵活性强的特点。
VHDL与数字逻辑电路设计是密切相关的，VHDL既可以用来描述数字电路的结构，也可以用来推导数字电路的行为。
在数字逻辑电路设计中，VHDL语言可以帮助工程师实现电路的功能和特性，简化设计过程，并提高设计的灵活性和可靠性。
VHDL是一种硬件描述语言，可以用来描述数字逻辑电路中的各种元件、信号和功能。
VHDL主要包括以下几个方面的内容：1. 实体（entity）：实体用来描述数字电路的外部结构和功能，类似于模块的概念。
一个实体声明了电路的输入输出端口，并定义了电路的功能和行为。
2. 体系结构（architecture）：体系结构用来描述实体的内部结构和功能，包括内部信号、寄存器、逻辑块等。
一个体系结构定义了实体的具体实现方式，包括各个元件之间的连接和控制。
3. 信号（signal）：信号用来表示数字电路中的各种输入输出信号，包括时钟信号、数据信号、控制信号、状态信号等。
VHDL语言中的信号可以用来描述电路中的各种逻辑关系和行为。
4. 过程（process）：过程用来描述电路中的各种行为和动作，比如数据传输、逻辑运算、状态转换等。
VHDL中的过程可以用来描述数字电路中的各种逻辑操作和控制。
5. 组合逻辑（combinational logic）：组合逻辑用来描述电路中的各种逻辑运算和逻辑关系，包括与门、或门、非门、异或门等。
组合逻辑表示了电路中的直接逻辑关系和信号转换。
6. 时序逻辑（sequential logic）：时序逻辑用来描述电路中的各种时钟触发、状态转换、寄存器等。
时序逻辑表示了电路中的时钟控制、状态转换和时序问题。
教材《VHDL硬件描述语言与数字逻辑电路设计》候伯亨顾
教材：《VHDL硬件描述语言与数字逻辑电路设计》候伯亨 顾新西安电子科技大学 参考书：《EDA与数字系统设计》李国丽等机械工业出版社十、具有四种信号灯的交通灯控制器1、设计要求设计一个只有四种信号灯的交通灯控制器。
设计要求是：由一条主干道和—条支干道汇合成十字路口，在每个入口处设置红、绿、黄、左拐允许四盏信号灯，红灯亮禁止通行，绿灯亮允许通行，黄灯亮则给行驶中的车辆有时间停在禁行线外，左拐灯亮允许车辆向左拐弯。
信号灯变换次序为：主支干道交替允许通行，主干道每次放行40s，亮5s红灯让行驶中的车辆有时间停到禁行线外，左拐放行15s，克5s红灯；支干道放行30s，亮5s黄灯，左拐放行15s，亮5s红灯……。
各计时电路为倒计时显示。
其系统框图如图7-1所示。
图10-1 具有四种信号灯的交通灯控制器系统框图2、设计提示此设计问题可分成定时模块、主控电路、译码驱动电路和扫描显示几部分。
定时模块中设置40s、30s、15s、5s计时电路，倒计时可以用减法计数器实现。
状态表如表10-1所示。
表10-1 状态表由于主干道和支干道红灯亮的时间分别为55s和65s，所以，还要设置55s、65s倒计时显示电路。
主控电路和译码显示电路的设计，这里状态数为8个，要用3个JK触发器才能完成主控时序部分的设计。
设置主干道红灯显示信号为LAl，黄灯显示信号为LA2，绿灯信号LA3；左拐灯信号LA4，支干道红灯显示信号LB1，黄灯显示信号LB2，绿灯信号LB3，左拐灯信号LB4。
设置系统使能信号为EN，时钟信号为clk 。
硬件系统示意图如图10-2所示。
图10-2 具有四种信号灯的交通灯控制器硬件系统示意图。
VHDL硬件描述语言与数字逻辑电路设计 (10)[175页]
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第10章 数字系统的实际设计技巧
10.1 数字系统优化的基本方法 10.2 数字系统设计中的工程实际问题 习题与思考题
第10章 数字系统的实际设计技巧
10.1 数字系统优化的基本方法
10.1.1 相同电路的处理 在系统设计的前期，设计人员不一定预先知道有多处存
在着相同的运算电路，只有在画出电路框图后才会发现它们 的存在。例如在图10-1(a)中，2个状态都需进行B+1运算， 要正确实现其功能需要3个B+1的运算电路。但是，进行优 化以后实际上只要用1个B+1的运算电路就可以实现正确的 逻辑功能，如图10-1(b)所示。
另外，冗余的电路会使电源消耗增加，电路工作速度降 低，同样也会增加布线困难。
其次，无论使用什么样的EDA软件工具，总希望综合 得到性能良好的电路。ቤተ መጻሕፍቲ ባይዱ
第10章 数字系统的实际设计技巧
不同的EDA软件综合所得到的电路会有一些差别。但 是，只要使用上述方法进行优化，去除整体部分的冗余电路， 最后得到的优化结果就不会相差太远。最后，根据实践表明， 电路规模愈大，其存在的冗余也会愈大。例如，在对数据进 行处理时，要对几十至几百行的C语言程序进行硬化，这对 于程序来说可能是小规模的，但是对于硬件来说其规模就不 小了。假设该程序有几十个数组，含有100个32位的整数变 量。这些变量用硬件寄存器来实现，那么需要的门数量为
如图10-3(a)所示，优化前的程序清单如下：
第10章 数字系统的实际设计技巧
第10章 数字系统的实际设计技巧 如图10-3(b)所示，优化后的VHDL程序清单如下：
第10章 数字系统的实际设计技巧
第10章 数字系统的实际设计技巧
【最新】硬件描述语言VHDL概述硬件描述语言VHDL概述ppt课件
并行语句的描述方属式行有为4描种述：（功能描述）
1)算法描述。
2)数据流描述。 3)结构描述。 4)混合描述。
也属行为描述（功能描述） 描述内部结构
兼有功能描述和 内部结构描述
2021/2/2
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《硬件描述语言VHDL概述》-- 一、
1）算法描述(也有称为“行为描述”方式)
算法描述属行为描述。是描述方式中较容易接受的。完 全把硬件的设计软件化了。
VHDL的主要优点是： 1.覆盖面广，描述能力强，是一个多层次的硬件描述语言。
2.VHDL有良好的可读性，即可以被计算机接受，也容易 被理解。
3. 生命期长。VHDL的硬件描述与工艺技术无关，不会因 工艺变化而使描述过时。与工艺技术有关的参数可通过 VHDL提供的属性加以描述，工艺改变时，只需修改相应 程序中的属性参数即可。
或者说一个VHDL程序总是包含三个部分： 1.参数部分——库、程序包、配置 2.接口部分—实体说明 3.描述部分—结构体
2021/2/2
7
《硬件描述语言VHDL概述》-- 一、
一个VHDL程序的前面部分总是有语句：
LIBRARY ieee;
——使用IEEE标准库
USE ieee.std_logic_1164.all; ——打开一个程序包
2.说明语句
定义语句位于ARCHITECTURE和BEGIN之间，用于对 结构体内部所使用的信号、常数、数据类型和函数进行定 义。
2021/2/2
16
《硬件描述语言VHDL概述》-- 一、
3.并行语句
并行语句处于语句BEGIN和END之间，具体描述了本 结构体的行为(功能)及其连接关系(内部结构)。
例：半加器的描述
VHDL语言实现数字电路设计
VHDL语言实现数字电路设计数字电路是由逻辑门、寄存器以及其他数字组件组成的电子系统，用于处理和传输数字信号。
VHDL（Very High-Speed Integrated Circuit Hardware Description Language）是一种硬件描述语言，用于描述数字电路和系统。
通过使用VHDL语言，我们可以实现数字电路的设计，从而满足各种需求。
VHDL语言提供了一种结构化的设计方法，允许设计者描述硬件电路的结构、功能以及时序行为。
以下是一些常见的数字电路设计任务，以及如何使用VHDL语言来实现它们。
1. 门电路设计门电路是最简单的数字电路之一，由逻辑门组成。
使用VHDL语言，我们可以通过描述逻辑门的输入和输出来实现门电路的设计。
例如，我们可以使用VHDL语言描述一个与门：```vhdlentity AND_gate isport (A, B : in bit;Y : out bit);end entity AND_gate;architecture dataflow of AND_gate isbeginY <= A and B;end architecture dataflow;```在这个例子中，我们定义了一个输入端口A和B，以及一个输出端口Y。
在architecture部分，我们使用VHDL语言描述了Y的逻辑值为A和B的逻辑与。
2. 时序逻辑电路设计时序逻辑电路是根据时钟信号进行操作和状态转换的电路。
使用VHDL语言，我们可以描述时序逻辑电路的行为和状态变化。
例如，我们可以使用VHDL语言描述一个触发器：```vhdlentity D_flip_flop isport (D, CLK : in bit;Q : out bit);end entity D_flip_flop;architecture behavior of D_flip_flop issignal Q_temp : bit;beginprocess(CLK)beginif CLK'event and CLK = '1' thenQ_temp <= D;end if;end process;Q <= Q_temp;end architecture behavior;```在这个例子中，我们定义了一个输入端口D和CLK，以及一个输出端口Q。
VHDL硬件描述语言与数字逻辑电路设计 (7)[66页]
第7章 数值系统的状态模型
当两个强度相同而逻辑不同的信号同时出现在一个输出 端时，其输出端的值是不确定的。例如，“0”和“1”、 “L”和“H”同时出现在信号的输出端时，输出端的取值 应为“X”。当不同强度的信号出现在输出端时，输出端的 最终取值应由强信号逻辑状态确定。例如，当“1”和“L” 出现在输出端时，输出端取值为“1”；当“0”和“H”出 现在输出端时，输出端取值为“0”，其他情况依此类推。
第7章 数值系统的状态模型
第7章 数值系统的状态模型
7.1 二态数值系统 7.2 三态数值系统 7.3 四态数值系统 7.4 九态数值系统 7.5 十二态数值系统 7.6 四十六态数值系统 习题与思考题
第7章 数值系统的状态模型
在设计数值系统时，必须事先知道系统所规定的几种逻 辑状态。在以往的数字电路的设计中，二态逻辑系统和三态 逻辑系统已为一般的工程设计人员所熟知。但是，随着大规 模集成电路技术的发展，在进行数值系统设计时往往需要用 到混合技术，将ECL、TTL、CMOS、MOS等不同的器件连 接起来。这些器件之间的逻辑电平是不一致的。为了描述这 些器件的逻辑电平，前面已经提到的用二态和三态来描述数 值系统的逻辑电平显然不够，这就需要增加某些状态。另外， 建立双向开关电平及处理未知状态等也需要引入其他状态。
第7章 数值系统的状态模型
最简单的数值系统是一个信号源的系统，用二态数值系 统就能很好地描述这样的系统。例如，由一个反相器构成的 数值系统，当输入为“0”时，其输出为“1”；当输入为 “1”时，其输出为“0”。系统的输入和输出在任何时候其 值只能取这两种状态之一。
第7章 数值系统的状态模型
在数字电路和计算机原理的有关书籍中经常可以看到这 样一个概念，即总线竞争(或者总线冲突)。在某一条总线上， 如果有多个信号源以相同的强度值对它进行驱动，则会产生 总线竞争，此时总线上的信号电平可能是一个不能具体确定 的逻辑电平。对于这样的系统，如果要用二态数值系统来描 述是不行的，因为二态中的“0”和“1”都无法正确地描述 其输出。在图7-1中，如果某一条数据总线D0由一块反相器 U1和一块与门U2所驱动，则U1的输出为“0”，而U2的输 出为“1”。
VHDL硬件描述语言与数字逻辑电路设计修订版教学设计
VHDL硬件描述语言与数字逻辑电路设计修订版教学设计简介数字逻辑电路设计是电子信息工程专业的重要基础课程之一，是电子技术、计算机科学与技术等专业的核心课程。
数字电路的设计需要借助硬件描述语言，VHDL 是目前广泛应用的硬件描述语言之一。
本教学设计旨在帮助学生掌握VHDL语言的基本语法和使用方法，同时培养学生的数字电路设计能力，提高学生的实践应用能力。
教学目标1.掌握VHDL硬件描述语言的基本语法和编写方法；2.理解数字电路的基本原理和设计思路；3.初步掌握数字电路的设计方法和工具；4.能够运用所学知识设计、测试和验证数字电路。
教学内容第一周：数字电路基础1.数字电路的概念、分类和特点；2.布尔代数和逻辑运算；3.基本逻辑门及其特性。
第二至三周：VHDL简介及基本语法1.VHDL语言的概述和发展历程；2.VHDL语言中的数据类型和运算符；3.VHDL中模块的定义和实例化。
第四至五周：VHDL的结构体和数组1.VHDL结构体的定义和使用；2.VHDL数组的定义和使用；3.VHDL中多维数组的定义和使用。
第六至七周：VHDL数字电路建模1.VHDL中数字电路的建模方法；2.VHDL中数字电路的测试和验证方法。
第八周：VHDL数字电路实验1.VHDL数字电路设计实验的概述；2.VHDL数字电路设计实验的设计和验证。
教学方法本教学设计旨在培养学生的实际应用能力，故采用以实验为主、教学和实验相结合的教学模式。
在课堂讲授的基础上，设置数次小型实验和1次大实验，要求学生按照规定的实验内容和实验要求，独立完成实验。
实验内容1.VHDL模块的设计和仿真；2.VHDL数字电路的设计、仿真和验证；3.VHDL数字电路的综合和布局。
教学评价本教学设计采用多种评价方式，包括课堂表现、小型实验、大型实验和综合评价等。
其中，大型实验占据了60%以上的实验分数，要求学生在指定的时间内，完成从数字电路建模到综合布局的全部环节，并提交完整的实验报告。
VHDL硬件描述语言与数字逻辑电路设计修订版课程设计
VHDL硬件描述语言与数字逻辑电路设计修订版课程设计一、前言VHDL硬件描述语言作为一种定义数字电路和计算机应用领域的硬件的语言，被广泛使用。
数字逻辑电路是计算机系统中的基础，是计算机组成原理中十分重要的课程，学习数字逻辑电路对于理解计算机的工作原理、编写程序和实现硬件都是至关重要的。
本次课程设计对VHDL硬件描述语言和数字逻辑电路设计进行了修订。
二、设计目的通过数字逻辑电路和VHDL硬件描述语言的基本概念的学习，使学生了解数字逻辑电路的原理和设计方法，掌握VHDL硬件描述语言的基本语法和使用方法，提高学生的分析和设计能力。
三、设计内容1.数字逻辑电路基础知识：包括数字逻辑基本概念、编码器、解码器、多路选择器、多路复用器、加法器、减法器、比较器等概念和电路图。
2.VHDL硬件描述语言基本概念：包括VHDL的发展简史、VHDL基本语法、数据类型、程序结构等内容。
3.VHDL语言在数字逻辑电路设计中的应用：包括VHDL编程环境（Xilinx软件的使用、仿真、下载）、VHDL的数据类型和运算符及实现方法、数字电路的建模方法等。
4.VHDL应用：以课程要求的特定数字逻辑电路为例，使用VHDL进行模块的建立、仿真、综合和下载。
完成数字逻辑电路的设计。
四、设计流程1. 数字逻辑电路基础知识的学习在课堂上，通过理论讲解和实例分析，学习数字逻辑电路的基本概念，并进行相关电路图的学习。
2. VHDL基础的学习通过理论讲解和实例分析，学习VHDL的基础知识，掌握VHDL的基本语法、数据类型和程序结构，了解VHDL的发展简史和应用领域。
3. VHDL语言在数字逻辑电路设计中的应用通过实例分析和教学实践，学习VHDL语言在数字逻辑电路设计中的应用，并熟练掌握VHDL编程环境（Xilinx软件的使用、仿真、下载）、VHDL的数据类型和运算符及实现方法、数字电路的建模方法等。
4. 数字逻辑电路设计的实践以课程要求的特定数字逻辑电路为目标，使用VHDL进行模块的建立、仿真、综合和下载。
VHDL硬件描述语言与数字逻辑电路设计第三版课程设计
VHDL硬件描述语言与数字逻辑电路设计第三版课程设计本次课程设计旨在帮助大家深入理解VHDL硬件描述语言和数字逻辑电路设计的相关知识，提高大家的实践能力和设计能力。
本文将对课程设计的要求和实现方法进行详细说明。
课程设计要求本次课程设计要求大家完成一个基于VHDL的数字逻辑电路设计，包括以下要求：1.手动编写VHDL程序，对指定的数字电路进行仿真分析，并输出相应的波形图。
2.设计一个数字电路，要求该电路可完成特定的逻辑功能，例如加法器、多路选择器等。
3.基于现实的场景需求，完成一个实际的数字电路设计。
例如，实现一个音乐播放器控制器、机器人控制器等。
设计步骤步骤一：了解VHDL语言和数字逻辑电路设计原理在进行数字电路设计之前，需要先理解VHDL语言和数字逻辑电路设计原理。
VHDL语言是一种硬件描述语言，主要用于描述数字逻辑电路。
数字逻辑电路由基本的逻辑单元组成，包括与门、或门、非门等，通过组合这些逻辑单元可以实现更复杂的逻辑电路设计。
步骤二：选择仿真工具选择一款仿真工具进行仿真分析。
常见的仿真工具有ModelSim、Xilinx ISE 等。
步骤三：编写VHDL程序编写VHDL程序，对指定的数字电路进行仿真分析。
根据实际需要，可以选择不同的VHDL语言结构进行编写。
步骤四：仿真分析在仿真工具中进行仿真分析，根据VHDL程序模拟出相应的波形图。
步骤五：设计数字电路基于数字逻辑电路设计原理，设计出特定的数字电路。
需要首先确定电路所需要的逻辑功能，然后根据这个功能设计出合适的电路。
步骤六：实现实际场景需求参考现实的场景需求，设计出一个实际的数字电路，并进行调试测试。
VHDL程序编写规范在编写VHDL程序时，需要遵循一定的编写规范，以保证程序的可读性和可维护性。
1.命名规范：变量和信号的命名应具有较好的描述性，易于理解和记忆。
2.缩进规范：代码缩进应该统一，便于代码的阅读和理解。
3.注释规范：代码中应加入必要的注释，解释各个模块的功能和作用。
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第11章 洗衣机洗涤控制电路设计实例
(2) 输出信号： 5min_out：5分钟定时控制； 10min_out：10分钟定时控制； 15min_out：15分钟定时控制； start_out：启/停控制； j_out：强水流控制； b_out：标准水流控制； z_out：轻柔水流控制。 主控制器的功能是根据各输入按键的状态，输出对应的 控制状态信号，控制洗涤定时器和水流控制器的工作。
第11章 洗衣机洗涤控制电路设计实例
1．主控制器的算法状态机图描述 根据主控制器的工作要求，洗衣机洗涤时的工作状态共 有以下9种： 标准——15分钟； 标准——10分钟； 标准——5分钟； 轻柔——15分钟； 轻柔——10分钟； 轻柔——5分钟； 强洗——15分钟；
第11章 洗衣机洗涤控制电路设计实例
第11章 洗衣机洗涤控制电路设计实例
timer_down； reset； timer_on。 (2) 输出信号： off_out：电机断开控制信号输出； on_out：电机接通控制信号输出。
第11章 洗衣机洗涤控制电路设计实例
11.3 洗衣机洗涤控制电路的算法状态机图描述
如图11-1所示，洗衣机洗涤控制电路主要是控制电路和 计数电路，因此直接用算法状态机图描述比较方便。
根据上述对洗衣机洗涤控制电路的性能要求，可以画出 如图11-1所示的结构框图。该控制器由四大部分组成：主分 频器、主控制器、洗涤定时器和水流控制器。
第11章 Leabharlann 衣机洗涤控制电路设计实例图11-1 洗衣机洗涤控制电路的结构框图
第11章 洗衣机洗涤控制电路设计实例
1．主分频器 主分频器用来产生0.1秒的时钟供主控制器使用。本方 案使用民用的石英晶体，其振荡频率为76.8 kHz。这样，主 分频器的分频系数为7680。现采用3个分频器构成主分频器 的分频电路，分别是256分频器、10分频器和3分频器。主分 频器的结构如图11-2所示。
1．强洗、标准、轻柔三种洗涤模式 强洗周期水流控制：正向电机接通5秒后，停2秒；再反 向电机接通5秒，停2秒；然后又正向电机接通5秒。如此循 环控制电机，直到洗涤定时结束。 标准洗周期水流控制：其过程与强洗周期水流控制相同， 不同的是正向接通时间为3.5秒，停止时间为1.5秒，反向接 通时间为3.5秒。 轻柔洗周期水流控制：正向接通时间为2.5秒，停止时 间为1.5秒，反向接通时间为2.5秒。
第11章 洗衣机洗涤控制电路设计实例
图11-2 主分频器的结构
第11章 洗衣机洗涤控制电路设计实例
2．主控制器 主控制器的输入信号和输出信号如图11-1所示，分别叙 述如下： (1) 输入信号： reset：上电复位； start_stop：启/停按键输入； mode_sel：洗涤模式选择按键输入； 系统时钟输入(sysclk)：76 800 Hz主时钟； timer_sel：洗涤时间选择按键输入； timer_down：定时到输入。
第11章 洗衣机洗涤控制电路设计实例
2．三种洗涤定时 洗衣机洗涤定时有三种选择：5分钟、10分钟、15分钟。 3．上电复位后的初始设定 初始设定为标准模式，定时时间为15分钟。如需修改， 可按模式选择按键和定时选择按键。每按一次按键转换一次， 可多次进行循环选择。当某一次洗涤过程结束后，自动返回 初始状态，等待下一次洗涤过程开始。
第11章 洗衣机洗涤控制电路设计实例
3．洗涤定时器 洗涤定时器的功能是根据主控制器送来的有关控制信号， 实现5分钟、10分钟和15分钟的洗涤时间控制。其输入和输 出信号分别如下： (1) 输入信号： s5min_in； s10min_in； s15min_in； start_in； reset ； sysclk。
第11章 洗衣机洗涤控制电路设计实例
(2) 输出信号： timer_on_out：定时有效； timer_down_out：定时到。
第11章 洗衣机洗涤控制电路设计实例
4．水流控制器 水流控制器的功能是根据主控制器输出的强、标准、轻 柔控制信号产生不同的水流控制周期，控制洗衣机电机的工 作，其输入和输出信号分别如下： (1) 输入信号： j_in； b_in； z_in； sysclk； clk_01；
第11章 洗衣机洗涤控制电路设计实例
第11章 洗衣机洗涤控制电路 设计实例
11.1 洗衣机洗涤控制电路的性能要求 11.2 洗衣机洗涤控制电路的结构 11.3 洗衣机洗涤控制电路的算法状态机图描述 11.4 洗衣机洗涤控制电路的VHDL描述 习题与思考题
第11章 洗衣机洗涤控制电路设计实例
11.1 洗衣机洗涤控制电路的性能要求
强洗——10分钟； 强洗——5分钟。 如果该主控制器用9个状态的算法状态机图来描述，则 其状态转换将会变得复杂而难以处理。考虑到模式和定时选 择是相对独立的，没有很强的关联性，因此，可以用3个算 法状态机图来描述。
第11章 洗衣机洗涤控制电路设计实例
1) 模式选择控制状态机图 模式选择控制状态机图如图11-3(a)所示。
第11章 洗衣机洗涤控制电路设计实例
4．启/停控制 洗涤过程由启/停键控制。每按一次启/停键，状态转换 一次。 5．洗涤定时精度 洗涤定时误差要求不大于0.1秒。 为简化洗衣机洗涤控制电路设计，只要求输出正向和反 向的电机控制信号。
第11章 洗衣机洗涤控制电路设计实例
11.2 洗衣机洗涤控制电路的结构
第11章 洗衣机洗涤控制电路设计实例
(a) 模式选择控制状态机图；(b) 定时选择控制状态机图 图11-3 主控制器算法状态机图
第11章 洗衣机洗涤控制电路设计实例
复位后进入标准洗涤模式，并输出set_b标准模式状态 信号。接着判断定时结束timer_down是否有效。如果有效， 则表明洗涤结束，set_b置“0”回到标准模式状态；如果无 效，则判别模式选择按键是否按下。如果未按下，则仍处于 标准状态；如果已按下，则进入轻柔状态。通过类似的操作 和判别，该状态机图可在标准、轻柔、强洗三种模式下循环 选择和工作，并送出相应的状态信号。