EDA实训

动态显示
首先从段选线上送出字型编码，再控制位选端， 字符就显示在指定数码管上，其他位选端无效的数码 管都处于熄灭状态，持续1.5ms时间，然后关闭所有 显示；接下来又送出新的字型编码，按照上述过程又 显示在另外一位数码管上，直到每一位数码管都扫描 完为止，这一过程即为动态扫描显示。数码管其实是 轮流一次点亮的，但由于人的视觉驻留效应，因此当 每个数码管点亮的时间小到一定程度时，人就感觉不 出字符的移动或闪烁，觉得每位数码管都一直在显示， 达到一种稳定的视觉效果。
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比较器
对两个或多个数据项进行比较，以确定他们 是否相等，或确定它们之间的大小关系及排 列顺序称为比较。能够实现这种比较功能的 电路或装置称为比较器。 比较器是将一个模拟信号与一个基准电压相 比较的电路。 比较器的两路输入为模拟信号，输出则为二 进制信号，当输入电压的差值增大或减小时， 其输出保持恒定。
流程图
DAC 0832
• DAC0832是采样频率为八位的D/A转换芯片， 集成电路内具备双缓冲、单缓冲和直通三种 使用方式，以便适于各种电路的需要（如要 求多路D/A异步输入，同步转换等）。 • D/A转换结果采用电流或电压的形式输出， D/A转换速度远高于A/D转换速度。 • 若需要相应的模拟电压信号，可通过一个高 频输入阻抗的线性运算放大器实现。
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Lab 3. 6位七段译码扫描显示电路设计
实训要求及内容：
利用VHDL设计并实现10MHz分频器电路得到1KHz信号引 入六个数码管串行扫描电路，同时要求顺序扫描显示数 字图形 632541 到六个数码管上要求用Quartus II 完 成仿真设计并仿真下载到硬件验证其功能。根据以上的 实训内容写出实训报告，包括设计原理、程序设计、程 序分析、仿真分析、硬件测试和详细实LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY lab1 IS PORT(CLR: CLK: LM311: CQI: END lab1; IN STD_LOGIC; IN STD_LOGIC; IN STD_LOGIC; OUT STD_LOGIC_VECTOR(7 DOWNTO 0));
实 体
程序
ARCHITECTURE one OF lab1 IS BEGIN PROCESS(CLR,CLK,LM311) VARIABLE cnt: STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN IF CLR='1' THEN cnt:="00000000"; ELSIF RISING_EDGE(clk)THEN IF LM311='1' THEN cnt:=cnt+1; END IF; END IF; CQI<=cnt; END PROCESS; END one;
程序
P2: PROCESS(cnt8) --译码器 BEGIN CASE cnt8 IS WHEN 0=>dig<="000001";A<=0; WHEN 1=>dig<="000010";A<=1; WHEN 2=>dig<="000100";A<=2; WHEN 3=>dig<="001000";A<=3; WHEN 4=>dig<="010000";A<=4; WHEN 5=>dig<="100000";A<=5; WHEN OTHERS =>NULL; END CASE; END PROCESS P2;
工作原理
为使得输入控制电路简单且易于实现，采用动态扫描的方式实现设 计要求。动态扫描显示。需要由两组信号来控制：一组是字段输出 口输出的字形代码，用来控制显示的字形，称为段码；另一组是位 输出口输出的控制信号，用来选择第几位数码管工作，称为位码。 各位数码管的段线并联，段码的输出对各位数码管来说都是相同的。 因此在同一时刻如果各位数码管的位选线都处于选通状态的话，6 位数码管将显示相同的字符。若要各位数码管能够显示出与本位相 应的字符，就必须采用扫描显示方式，即在某一时刻，只让某一位 的位选线处于导通状态，而其它各位的位选线处于关闭状态。同时， 段线上输出相应位要显示字符的字型码。这样在同一时刻，只有选 通的那一位显示出字符，而其它各位则是熄灭的，如此循环下去， 就可以使各位数码管显示出将要显示的字符。 总之，多个数码管动态扫描显示，是将所有数码管的相同段并联在 一起，通过选通信号分时控制各个数码管的公共端，循环一次点亮 多个数码管，并利用人眼的视觉暂留现象，只要扫描的频率大于 50Hz，将看不到闪烁现象。6 个数码管则需要50×6=300Hz 以上才 能看到持续稳定点亮的现象。
EDA实训
实训项目选择：
Lab1. 比较器和D/A器件实现A/D转换的电路设计
Lab3. 6位七段译码扫描显示电路设计
Lab 1. 比较器和D/A器件实现A/D转换的电路设计
实训要求及内容：
利用VHDL设计并实现由比较器和D/A器件构成的A/D 转换电路，要求用Quartus II完成仿真设计并仿真下 载到硬件验证其功能。根据图3.1.1编程实现A/D转换 的功能。在实验操作中，首先调谐电位器输出一个新的 电压值，然后用CLR复位一次，接着从数码管上看到与 被测电压成正比的数值。此后，每调谐电位器输出一个 新的电压，就要复位一次，以便能从头搜索到这个电压 值。
结 构 体
信号和变量的比较
项目
关键字 定义位置 适用范围 赋值符号 赋值操作
信号
SIGNAL
在结构体的ARCHITECTURE…IS和 BEGIN之间 整个结构体中，为全局量
变量
VARIABLE
在进程的PROCESS()和BEGIN之间 所定义的进程中，为局部量
<=
相当于电路硬件连接线,赋值有延时 结构体内部数据传输
成果演示
1. 按照123456的顺 序把程序设计出来， 把位选信号和数码 管显示两段程序的 16进制代码的顺序 改变； 2. 然后按照指导书的 要求按632541的 顺序改动。
成果演示
1. 利用VHDL设计并实 现10MHz分频器电 路得到1KHz信号引 入六个数码管串行 扫描电路； 2. 同时要求顺序扫描 显示数字图形123 456到六个数码管。
LM311 & DAC0832 →8位A/D转换器的电路框图
当LM311→’1’, DAC0832
数字 信号 模拟 信号
LM311 Vi Vc
产生自小到大的搜索数据 → 加 于 0832
↗ ←←
RST
Vc<Vi Vc>Vi
LM311→’1’ LM311→’0’
转 折 点
FPGA输向0832数据必定 与待测信号电压Vi成正 比，可算得Vi的大小。
程序
P3: PROCESS(A) BEGIN CASE A IS WHEN 0=> seg<=“0000110”; --驱动共阴数码管 WHEN 1=> seg<="1011011"; WHEN 2=> seg<="1001111"; WHEN 3=> seg<="1100110"; WHEN 4=> seg<="1101101"; WHEN 5=> seg<="1111101"; WHEN OTHERS =>seg<= "0000000"; END CASE; END PROCESS P3; END thr;
返回
参考流程图：
PROCESS(CLR,CLK,LM311) VARIABLE cnt: STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN IF CLR='1' THEN cnt:="00000000"; ELSIF RISING_EDGE(clk) THEN IF LM311='1' THEN cnt:=cnt+1; END IF; END IF; CQI<=cnt; END PROCESS;
程序
ARCHITECTURE thr OF SCAN IS SIGNAL cnt8:INTEGER RANGE 0 TO 5; SIGNAL A: INTEGER RANGE 0 TO 7; BEGIN P1: PROCESS(clk) BEGIN IF cnt8=6 THEN cnt8<=0; ELSIF clk'EVENT AND clk='1'THEN cnt8<=cnt8+1; END IF; END PROCESS P1;
:=
局部存储,立即赋值 进程内部算法描述或数值运算
应用场合
参考引脚设置
1. 2. 3. 4. 5. 选择电路模式No.7, 时钟CLK接clock0; CLR接键8; 打开+/-12V电源; Clock0接16Hz。
参考引脚设置
1. LM311比较输出信号接 Pin183, 2. IN+接AD0809模拟信 号输入端电位器IN0端, 3. IN- 接DAC0832模拟 信号输出端; 4. 显示数据DISPDATA [7..0],由数码管8和7显 示;
程序
库 与 程 序 包
实 体
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY SCAN IS PORT ( CLK : IN STD_LOGIC; seg:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); dig:OUT STD_LOGIC_VECTOR(5 DOWNTO 0) ); END SCAN;