verilog总复习
Verilog 复习考试总结
3Verilog1.Verilog HDL是一种硬件描述语言，用于从算法级、RTL级、门级到开关级的多种抽象设计层次的数字系统建模。
令行为级描述：数据结构和过程类似C;用于描述算法级和RTL级的Verilog模型。
令结构级描述：用于描述门级和开关级电路；特点：支持门级延时信息和驱动能力等的描述。
VHDL侧重于系统级描述，从而更多的为系统级设计人员所采用；Verilog侧重于电路级描述，从而更多的为电路级设计人员所采用。
2. Verilog HDL设计入门模块(module)模块是Verilog 的基本描述单位模块的定义从关键词module开始，到关键词endmodule结束每条Verilog HDL语句以分号“;”作为结束模块的基本结构(1)、模块定义行以module开头接着给出所定义模块的；模块名括号内给出端口名列表(端口名等价于硬件中的外接引脚，模块通过这些端口与外界发生联系)以分号结束(2)、端口类型说明端口类型只有input、output、inout三种(3)、数据类型说明支持的数据类型有连线类(wire)和寄存器(reg)类两个大类一位宽的wire类可被缺省外，其它凡将在在后面的描述中出现的变量都应给出相应的数据类型说明(4)、描述体部具体)展开对模块的描述(5)、结束行用关键词endmodule标志模块定义的结束它的后面没有分号令行为描述(Behavior)描述行为或功能特性令结构描述(Structure)描述通过什么样的结构方式将不同的实体连接起来用以实现所要求的行为或功能。
测试与仿真令测试平台(Test Bench):在输入端口加入测试信号，从输出端口检测其输出结果是否正确。
令通常将需要测试的对象称之为DUT (Device Under Test)。
令测试模块：要调用DUT;包含用于测试的激励信号源；能够实施对输出信号的检测，并报告检测的结果。
过程语句令Initial:只顺序地执行一次；没有触发条件。
verilog课程期末总结
verilog课程期末总结一、引言Verilog（硬件描述语言）是一种用于描述电子系统的硬件结构和行为的语言，它广泛用于设计和验证数字电路，尤其是在集成电路和FPGA设计中。
在本学期的Verilog课程中，我们学习并实践了Verilog语言的基本概念和设计技巧，通过实验和项目开发，我们对Verilog语言的使用和应用有了更深入的了解。
本文将对这门课程进行总结，包括所学内容、实践经验以及未来的发展方向。
二、课程内容回顾本学期的Verilog课程共包含以下几个部分的内容：1. Verilog的基本语法和数据类型：在这个部分，我们学习了Verilog的基本语法，如模块定义、端口声明、数据类型定义等。
我们了解了如何使用Verilog语言进行模块化设计，利用不同的数据类型来描述数字电路中的信号和寄存器。
2. Verilog建模：这个部分教授了如何使用Verilog语言来建模和设计数字电路。
我们学习了组合逻辑和时序逻辑的建模方法，掌握了常用的门级建模和行为级建模技巧。
3. Verilog仿真：通过仿真可以验证我们设计的电路是否符合功能和时序的要求。
在这个部分，我们学习了如何使用Verilog语言进行仿真，以及如何编写仿真测试平台、编写仿真测试用例等。
通过仿真，我们可以对设计进行调试和验证，同时也方便了我们对电路性能和时序约束的分析。
4. Verilog项目开发：最后一个部分是课程的项目开发，通过一个实际项目的设计和实现，我们将所学的Verilog知识应用到实践中。
这个项目的设计还涉及模块间的通信和数据处理等方面，对我们综合运用所学知识的能力提出了更高的要求。
三、实践经验总结在学习和实践Verilog语言的过程中，我积累了一些宝贵的经验。
以下是我总结的几点实践经验：1. 充分理解和熟练掌握语法规则：Verilog语言的语法规则对于我们正确理解和使用这门语言非常重要。
通过不断的练习和实践，我渐渐熟练掌握了Verilog的语法规则，如模块的定义、端口的声明、数据类型的使用等。
Verilog语法复习练习
(22)在下列程序的括号中填入display的正确值。
integer I; reg[3:0] A， reg[7:0] B ; initial begin I=-1;A=I;B=A; $display(“%b”，B);( ) A=A/2; $display(“%b”，A);( ) B= A+14; $diaplay(“%d"，B);( ) A=A+14; $display(“%d”A);( ) A=-2;I=A/2; $display(“%d“,I);( ) end
7）请根据以下两条语句，从选项中找出正确答案
1）reg[7:0] A; A=2’hFF; ①8’b0000_0011②8’h03③8’b1111_1111④ 8’b11111111 2)reg[7:0] B; B=8’bZ0; ①8’b0000_00Z0②8’hZZZZ_0000③8’b0000_ZZZ0④ 8’bZZZZ_ZZZ0
标准答案:
I=-1;A=I;B=A; $display(“%b”，B);(00001111 ) A=A/2; $display(“%b”，A);(0111) B= A+14; $diaplay(“%d"，B);(21) A=A+14; $display(“%d”A);( 5 ) A=-2;I=A/2; $display(“%d“,I);(7) end
(14)在下列程序中，循环执行完后，V的值是多少? reg[3:0] A; reg V，W; integer K; A=4’b1010; for(K=2;K>=0;K= K-1) begin V= V^A[k]; W=A[K]^A[K+1]; end 标准答案:V的值是它进入循环体前值的取反。因为V 的值与0,1,0进行了异或，与1的异或改变了V的值。
（完整版）Verilog期末复习题
（完整版）Verilog期末复习题Verilog复习题一、填空题1. 用EDA技术进行电子系统设计的目标是最终完成2. 可编程器件分为CPLD和FPGA。
3. 随着EDA技术的不断完善与成熟，自顶向下的设计方法更多的被应用于Verilog HDL设计当中。
4. 目前国际上较大的PLD器件制造公司有ALtera和Xilinx公司。
5. 完整的条件语句将产生组合电路，不完整的条件语句将产生时序电路。
6. 阻塞性赋值符号为=，非阻塞性赋值符号为<= 。
78、EDA9．状态机常用状态编码有二进制、格雷码和独热码。
10．V erilog HDL中任务可以调用其他任务和函数。
11．系统函数和任务函数的首字符标志为$，预编译指令首字符标志为#。
12．可编程逻辑器件的优化过程主要是对速度和资源的处理过程。
13、大型数字逻辑电路设计采用的IP核有软IP、固IP和硬IP。
二、选择题1、已知“a =1b’1; b=3b'001;”那么{a,b}＝（C ）(A) 4b'0011 (B) 3b'001 (C) 4b'1001 (D) 3b'1012、在verilog中，下列语句哪个不是分支语句？（ D ）(A) if-else (B) case (C) casez (D) repeat3、Verilog HDL语言进行电路设计方法有哪几种（8分）①自上而下的设计方法（Top-Down）②自下而上的设计方法（Bottom-Up）③综合设计的方法4、在verilog语言中，a=4b'1011，那么 &a=（D ）(A) 4b'1011 (B) 4b'1111 (C) 1b'1 (D) 1b'05、在verilog语言中整型数据与（C）位寄存器数据在实际意义上是相同的。
(A) 8 (B) 16 (C) 32 (D) 646、大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA 结构与工作原理的描述中，正确的是___C____ 。
verilog期末知识点总结
verilog期末知识点总结Verilog是一种硬件描述语言（HDL），用于描述数字电路。
它适用于设计和验证数字电路，以及编写仿真测试程序。
本文将总结Verilog的一些重要知识点，包括语法结构、模块化设计、时钟和同步电路、测试和调试等内容。
1. 语法结构Verilog的语法结构类似于C语言，包括模块声明、信号声明、组合逻辑和时序逻辑描述等。
模块声明以module关键字开始，用于定义一个模块，并使用endmodule结束。
信号声明包括输入、输出和内部信号，可以使用wire或reg关键字定义。
组合逻辑描述使用assign关键字和逻辑运算符描述输出信号与输入信号的关系。
时序逻辑描述使用always块和@关键字描述时钟触发事件，以及使用去块开始描述触发事件发生时的行为。
2. 模块化设计Verilog支持模块化设计，可以通过实例化和连接模块来完成整个电路的设计。
模块包括顶层模块和子模块，通过端口连接来进行通信。
顶层模块可以实例化多个子模块，并且可以在端口上进行信号连接，以及进行层次化的设计。
模块化设计可以提高代码的可读性和维护性，以及方便进行功能调试和验证。
3. 时钟和同步电路Verilog中的时序逻辑是通过时钟触发事件来控制的，常用的时钟触发事件是posedge和negedge，用于描述信号的上升沿和下降沿。
时序逻辑通常包括寄存器、时钟、复位和延迟等内容。
同步电路是一种使用时钟控制的电路，用于避免因异步时序引起的问题，如时序冲突和信号竞争等。
Verilog中可以使用always块和@关键字，以及使用posedge和negedge关键字来描述同步电路的行为。
4. 测试和调试Verilog支持使用仿真工具来进行电路的测试和调试。
常用的仿真工具包括ModelSim、VCS、NCVerilog等，可以对Verilog代码进行仿真、波形查看和时序约束验证等。
在进行测试和调试时，可以使用testbench来模拟输入信号，以及使用检验器来验证输出信号。
verilog复习题
verilog复习题Verilog复习题Verilog是一种硬件描述语言，广泛应用于数字电路设计和验证。
它的语法简洁明了，能够精确描述电路的行为和结构。
在进行Verilog的学习和实践过程中，复习题是非常有用的工具。
下面将介绍一些常见的Verilog复习题，帮助大家巩固知识和提高技能。
一、基础题1. 请用Verilog描述一个4位全加器。
module full_adder(input a, b, cin, output sum, cout);assign sum = a ^ b ^ cin;assign cout = (a & b) | (cin & (a ^ b));endmodule2. 如何用Verilog实现一个4位比较器？module comparator(input [3:0] a, b, output eq, gt, lt);assign eq = (a == b);assign gt = (a > b);assign lt = (a < b);endmodule3. 请用Verilog实现一个4位移位寄存器。
module shift_register(input [3:0] in, input shift, output [3:0] out);reg [3:0] reg_out;always @(posedge shift)if (shift)reg_out <= {reg_out[2:0], in[0]};elsereg_out <= reg_out;assign out = reg_out;endmodule二、中级题1. 如何用Verilog实现一个4位加法器？module adder(input [3:0] a, b, output [3:0] sum);reg [3:0] reg_sum;always @(a, b)reg_sum = a + b;assign sum = reg_sum;endmodule2. 请用Verilog实现一个4位乘法器。
Verilog-HDL期末考试复习题
【第一章】1、FPGA 芯片的发展主要体现在哪几个方面?未来的发展趋势是什么？答：新型芯片的规模越来越大，成本越来越低,低端的FPGA已逐步取代了传统的数字元件.先进的ASIC生产工艺已经被用于FPGA的生产，越来越丰富的处理器内核被嵌入到高端的FPGA芯片中，基于FPGA的开发成为一项系统级设计工程。
随着半导体制造工艺的不同提高，FPGA的集成度将不断提高,制造成本将不断降低，其作为替代ASIC来实现电子系统的前景将日趋光明。
2、EDA 技术的优势是什么？答:1.用HDL对数字系统进行抽象的行为与功能描述以及具体的内部线路结构描述，从而可以在电子设计的各个阶段、各个层次进行计算机模拟验证，保证设计过程的正确性，可以大大降低设计成本，缩短设计周期。
2.EDA工具之所以能够完成各种自动设计过程，关键是有各类库的支持。
3.某些HDL也是文档型的语言，极大地简化了设计文档的管理。
4。
EDA具有日益强大的逻辑设计仿真测试技术，极大地提高了大规模系统电子设计的自动化程度。
5。
基于EDA技术的设计，由于用HDL表达的成功的专用功能设计在实现目标方面有很大的可选性,它既可以用不同来源的通用FPGA/CPLD实现，也可以直接以ASIC来实现，设计者拥有完全的自主权。
6。
EDA技术的设计语言是标准化的，不会由于设计对象的不同而改变;它的开发工具是规范化的，EDA软件平台支持任何标准化的设计语言；它的设计成果是通用性的,IP核具有规范的接口协议。
良好的可移植与可测试性，为系统开发提供了可靠的保证。
7.EDA技术能将所有设计环节纳入统一的自顶向下的设计方案中。
8。
EDA不但在整个设计流程上充分利用计算机的自动设计能力，在各个设计层次上利用计算机完成不同内容的仿真模拟,而且在系统板设计结束后仍可利用计算机对硬件系统进行完整全面的测试。
3、EDA 的设计流程包括哪几个环节？ANS: ①设计输入（原理图/HDL 文本编辑) ②综合③FPGA/CPLD 适配④时序仿真与功能门级仿真⑤FPGA/CPLD 编程下载⑥FPGA/CPLD 器件电路硬件检测。
EDA-Verilog,HDL期末复习题总结必过
EDA-Verilog,HDL期末复习题总结必过EDA-Verilog HDL期末复习题总结必过选择题1. 大规模可编程器件主要有FPGA、CPLD 两类，下列对FPGA 结构与工作原理的描述中，正确的是（ C ）。
A．FPGA 全称为复杂可编程逻辑器件；B．FPGA 是基于乘积项结构的可编程逻辑器件；C．基于SRAM 的FPGA 器件，在每次上电后必须进行一次配置；D．在Altera 公司生产的器件中，__ 系列属FPGA 结构。
2. 不完整的IF语句，其综合结果可实现（A ）A. 时序逻辑电路B.组合逻辑电C. 双向电路D. 三态控制电路 3. 综合是EDA设计流程的关键步骤，在下面对综合的描述中，（ D ）是错误的。
A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；B.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；D.综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。
4. 大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA 结构与工作原理的描述中，正确的是（ C ）。
A. FPGA全称为复杂可编程逻辑器件；B. FPGA是基于乘积项结构的可编程逻辑器件；C. 基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D. 在Altera公司生产的器件中，__系列属FPGA结构。
5. 以下关于状态机的描述中正确的是（B ）A．Moore型状态机其输出是当前状态和所有输入的函数B．与Moore型状态机相比，Mealy型的输出变化要领先一个时钟周期C．Mealy型状态机其输出是当前状态的函数D．以上都不对 6. 目前应用最广泛的硬件描述语言是（ B ）。
A. VHDLB. Verilog HDLC. 汇编语言D. C语言7. 一模块的I/O 端口说明：“input [7:0] a;”，则关于该端口说法正确的是（A ）。
eda_Verilog技术复习内容
EDA技术
(Electronic Design Automatic)
广义EDA：以计算机为工作平台，以电子CAD通用软件包
为开发环境 ,以电子系统设计为应用方向的电子产品自动化
设计过程，电路设计是典型
狭义EDA：以大规模可编程逻辑器件为设计载体，以硬件描述语言
为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的 开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成 用软件的方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑 分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至对于特定目标
层次化设计
module_name Instance_name(port_associations)；
Verilog HDL基本要素
1、数据类型
物 理 数 据 类 型 抽 象 数 据 类 型
net型
reg型 memory型
integer整型 time时间型 real实型 event事件型 parameters参数型
MAX7000S系列器件的内部结构
LAB(logic array block)
宏单元(macrocells) 扩展乘积项EPT(Expander product terms) 可编程连线阵列PIA(programmable interconnect array) I/O控制块IOC(I/O control blocks)
always的敏感事件一般格式：
1. always@ ( event1 ) 2. always@ (event1 or event2) 3. always@ ( posedge clk ) 4. always@ (negedge clk ) 5. always@ ( posedge clk or negedge reset )
verilog期末考试试题
verilog期末考试试题一、选择题（每题2分，共20分）1. 在Verilog中，以下哪个关键字用于定义一个模块？A. moduleB. endmoduleC. inputD. output2. 以下哪个操作符用于Verilog中的按位与操作？A. &B. &&C. |D. ||3. Verilog中，一个时钟信号通常与哪个信号属性关联？A. regB. wireC. clkD. none of the above4. 在Verilog中，非阻塞赋值使用哪个操作符？A. =B. <=C. <=D. <=>5. 以下哪个是Verilog中定义参数的正确语法？A. parameter int a;B. parameter a = 10;C. parameter int a = 10;D. parameter a = 10 int;6. 以下哪个是Verilog中定义信号的初始值的正确方式？A. reg [7:0] data = 8'b1;B. reg [7:0] data = 8'b00000001;C. reg [7:0] data = 8'b10101010;D. reg [7:0] data = 8'b1;7. 在Verilog中，一个信号的宽度可以是任意的吗？A. 是的，可以是任意宽度B. 不是的，必须在1到32位之间C. 不是的，必须在1到64位之间D. 不是的，必须在1到1024位之间8. 以下哪个是Verilog中生成时钟信号的常用方法？A. 使用always块和非阻塞赋值B. 使用initial块和阻塞赋值C. 使用initial块和非阻塞赋值D. 使用always块和阻塞赋值9. 在Verilog中，case语句的每个分支后面应该使用哪个关键字？A. endB. endcaseC. caseD. default10. 以下哪个是Verilog中定义一个4位二进制计数器的正确方式？A. reg [3:0] counter;B. reg [4:1] counter;C. reg [0:3] counter;D. reg [4:0] counter;二、简答题（每题5分，共20分）1. 解释Verilog中的阻塞赋值和非阻塞赋值的区别。
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1. Verilog 的主要应用包括:a) ASIC 和FPGA 工程师编写可综合的RTL 代码b) 使用高抽象级描述仿真系统，进行系统结构开发c) 测试工程师用于编写各种层次的测试程序d) 用于ASIC 和FPGA 单元或更高层次的模块的模型开发2. Verilog 模型可以是实际电路的不同级别的抽象,这些抽象的级别包括： (a) 行为级(系统说明)-设计文档/算法描述(b) RTL/功能级, Verilog(c) 门级/结构级, Verilog(d) 版图/物理级, 几何图形Verilog 既是一种行为描述的语言也是一种结构描述语言。
行为综合综合前仿真逻辑综合综合后仿真版图3. Verilog 可以在三种抽象级上进行描述:a. 行为级（Behavioral level ）1. 用功能块之间的数据流对系统进行描述2. 在需要时在函数块之间进行调度赋值。
b . RTL 级/功能级（RTL level or Functional level ）1. 用功能块内部或功能块之间的数据流和控制信号描2. 基于一个已定义的时钟的周期来定义系统模型c. 结构级/门级（Structural level or Gate level ）1. 用基本单元(primitive)或低层元件(component)的连接来描述系统以得到更高的精确性，特别是时序方面。
2. 在综合时用特定工艺和低层元件将RTL 描述映射到门级网表4.a. Behavioral & RTLmodule muxtwo (out, a, b, s1 );input a, b, s1; output out; reg out;always @ (s1 or a or b) if (!s1) out = a;else out = b;endmodulea b outb. Structural module muxtwo (out, a, b, s1 ); input a, b, s1; output out; reg out; not U1 (ns1, s1); and #1 U2 (sela, a, ns1); and #1 U3 (selb, b, s1); or #2 U4 (out, sela, selb); endmodule 5. 基本词法：空白符、注释、常量、字符串、标识符 编译指令基本语法：- 模块结构- 端口定义（input 、output 、inout ）- 数据类型（net 、register 、parameter ）- 功能描述（assign 语句、always 语句）6. 基本构件 module （Verilog 程序包含：端口定义，I/O 说明，内部信号声明，功能定义）module DFF (// 端口说明Output reg q,wire qb,input wire d, // input dataclk, /*input clock */clr);a sl7.模块实例化的实现:引用现成元件和模块的方法。
P228.单行注释：//……多行注释：/*……*/9.常量的表达（默认位宽：32位）P29Verilog中，常量可是整数也可以是实数整数的大小可以定义也可以不定义。
整数表示为：<size>'<base><value>其中size ：十进制数表示的二进制位数(bit)，缺省为32位base：数基，可为b、o、d、h进制，缺省为10进制value：是所选数基内任意有效数字，包括X（表不定值）、Z（表高阻值）。
实数常量可以用十进制或科学表示法表示。
12 无符号十进制数（32位) 二进制整数（b或B）'H83a 无符号16进制数(32位) 十进制整数（d或D）8'b1100_0001 8位二进制数十六进制整数（h或H）64'hff01 64位16进制数八进制整数（o或O）9'O17 9位8进制数32'bz01x 32位2进制数3'b1010_ 1101 3位2进制数，截为3’b1016.3 十进制实数32e-4 科学法表示0.00324.1E3 科学法表示4100整数的大小可以定义也可以不定义。
整数表示为：–数字中（_）忽略，便于查看–没有定义大小(size)整数缺省为32位–缺省数基为十进制–数基(base)和数字(16进制)中的字母无大小写之分–当数值value大于指定的位数时，截去高位。
如2'b1101表示的是2'b01；小于指定的位数？实数常量–实数可用科学表示法或十进制表示–科学表示法表示方式：<尾数><e或E><指数>，表示：尾数×10指数负数一个数字可以被定义为负数，只需在位宽前加个减号，必须在最前面。
下画线不可用在位宽和进制处，只能用在具体的数字之间。
10.字符串，格式控制符Verilog中，字符串大多用于显示信息Verilog没有字符串数据类型注意点:字符串要在一行中用双引号括起来，不能跨行。
字符串中可以使用一些C语言转义(escape)符，如\t \n可以使用一些C语言格式符(如%b)在仿真时产生格式化输出.”This is a normal string””This string has a \t tab and ends with a new line\n””This string formats a value: val = %b”格式符：格式符%0d表示没有前导0的十进制数%h %o %d %b %c %s %v %m %tHex oct dec bin ACSII string strength module time转义符：\t \n \\ \”Tab 换行反斜杠双引号标识符： a. 标识符是用户在描述时给Verilog对象起的名字b.标识符必须以字母(a-z, A-Z) 或( _ )开头，后面可以是字母、数字、( $ )或( _ )c.最长可以是1023个字符d.标识符区分大小写, sel和SEL是不同的标识符e. 模块、端口和实例的名字都是标识符.无效标识符举例：34net // 开头不是字母、“_”a*b_net // 包含了非字母、数字、“$”、“_”n@238 // 包含了非字母、数字、“$”、“_”Verilog区分大小写，所有Verilog关键词使用小写字母。
11.系统任务和函数（$ <identifier>）$符号指示这是系统任务和函数；系统函数有很多，如：- 返回当前仿真时间$time- 显示/监视信号值($display, $monitor)- 停止仿真$stop- 结束仿真$finish# delay—延迟声明( `)—编译指令:`resetall 复位所有的编译指令为缺省值，应该在其它编译指令之前使用•这些编译指令使仿真编译器进行一些特殊的操作•编译指令一直保持有效直到被覆盖或解除`define—文本替换:`define <macro_name> <macro_text>,<macro_text>替换<macro_name> `define not_delay #1`define and_delay #2`define or_delay #1module MUX2_1 (out, a, b, sel);output out;input a, b, sel;not `not_delay not1( sel_, sel); //此处编译是就用#1替换not_delay，提高可读性`include—文本包含:a. include在文件中保存全局的或经常用到的一些定义，如文本宏b. 在模块内部include一些任务（tasks)，提高代码的可维护性.`timescale—说明时间单位及精度（`timescale必须在模块之前出现）P101 格式：`timescale <time_unit> / <time_precision>如：`timescale 1 ns / 100 pstime_unit: 延时或时间的测量单位time_precision: 延时值超出精度要先舍入后使用注意点：1. time_precision不能大于time_unit2. time_precision和time_unit的表示方法：integer unit_string3. precision的时间单位应尽量与设计的实际精度相同(timescale 1s / 1ps，则仿真器在1秒内要扫描其事件序列1012次；而`timescale 1s/1ms则只需扫描103)4. 如果没有timescale说明将使用缺省值，一般是s.5. $time输出的总是整数（需先四舍五入后再输出）6.$time显示时刻受时间尺度比例的影响。
$realtime输出的是实型数。
7.所有timescale中的最小值决定仿真时的最小时间单位，这是因为仿真器必须对整个设计进行精确仿真。
12.端口和它的数据类型P27三种端口：input output inout格式：[信号位宽—1：0]三种数据类型：net（连线）: 表示器件之间的物理连接（wire,tri…）真值表见P32register（寄存器）：表示抽象存储元件parameter（参数）: 运行时的常数(run-time constants)寄存器的类型：reg 可定义的无符号整数变量（二进制补码）integer 32位有符号整数变量，通常用作不会由硬件实现的的数据处理real 双精度的带符号浮点变量time 64位无符号整数变量，用于仿真时间的保存与处理realtime 与real内容一致，但可以用作实数仿真时间的保存与处理。
reg a; //一个标量寄存器wand w; // 一个标量wand类型netreg [3 : 0] v; // 从MSB到LSB的4位寄存器向量reg [7 : 0] m, n; // 两个8位寄存器tri [15 : 0] busa; // 16位三态总线wire [0 : 31] w1, w2; // 两个32位wire，MSB为bit013.Verilog采用4值逻辑0，1，X，Z‘0’表示Zero Low ‘1’表示One，High ‘Z’表示高阻状态，也就是没有任何驱动‘X’表示信号状态时表示未知；当表示条件判断时（casex或casez中）表示不关心14.参数（重载）用参数声明一个可变常量，常用于定义延时及宽度变量。
parameter<赋值语句列表>；参数的定义是局部的，只在当前模块中有效。