Verilog语言基础知识
verilog 加减法
verilog 加减法Verilog是一种硬件描述语言（HDL），用于设计电子电路和系统。
它是工业界和学术界最广泛使用的HDL之一，被广泛用于设计数字集成电路（ASIC）和可编程逻辑器件（FPGA）。
加法和减法是数字电路中最基础的运算操作。
在Verilog中，我们可以使用各种不同的方法来实现加法和减法电路。
本文将详细介绍Verilog中的加法和减法电路的设计和实现。
一、加法电路设计加法电路是将两个二进制数相加得到二进制和的电路。
在Verilog中，我们可以使用全加器（full adder）来实现加法电路。
全加器的真值表如下：输入输出A B Cin Sum Cout0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1根据真值表，我们可以得到全加器的逻辑表达式如下：Sum = A XOR B XOR CinCout = (A AND B) OR (Cin AND (A XOR B))下面是一个使用全加器实现的4位加法电路的Verilog代码示例：```verilogmodule adder4(input [3:0] A,input [3:0] B,input Cin,output [3:0] Sum,output Cout);wire c1, c2, c3;full_adder fa0(A[0], B[0], Cin, Sum[0], c1);full_adder fa1(A[1], B[1], c1, Sum[1], c2);full_adder fa2(A[2], B[2], c2, Sum[2], c3);full_adder fa3(A[3], B[3], c3, Sum[3], Cout);endmodulemodule full_adder(input A,input B,input Cin,output Sum,output Cout);assign Sum = A ^ B ^ Cin;assign Cout = (A & B) | (Cin & (A ^ B));endmodule```上述代码中，我们定义了一个4位加法电路"adder4"，它有两个4位输入A和B，一个输入Cin和一个4位输出Sum和一个输出Cout。
vivado工具与verilog语言的使用实验总结
vivado工具与verilog语言的使用实验总结文章标题：深入探讨vivado工具与verilog语言的使用实验总结导言：在数字电路设计与实现的过程中，vivado工具与verilog语言的使用至关重要。
通过一系列的实验，我们能够全面地了解这两者在数字电路设计中的应用，并掌握它们的使用技巧。
本文将以从简到繁、由浅入深的方式，深入探讨vivado工具与verilog语言的使用实验总结，帮助读者全面理解这一主题。
一、vivado工具的基本介绍在数字电路设计中，vivado工具是一款由Xilinx公司推出的集成化开发环境。
它拥有丰富的功能和强大的性能，能够帮助设计者完成从设计到验证的全流程。
在实验中，我们首先对vivado工具的基本操作进行了学习，包括创建工程、添加设计文件、进行综合与实现等一系列步骤。
通过实践，我们能更加熟练地运用vivado工具进行数字电路设计。
二、verilog语言的基础知识verilog语言是一种硬件描述语言，广泛应用于数字电路的设计与验证。
在实验中，我们深入学习了verilog语言的基础知识，包括模块化的设计思想、信号的赋值与传输、行为级建模和结构级建模等内容。
通过对verilog语言的学习，我们能够更好地理解数字电路的工作原理，提高设计的效率和准确性。
三、vivado工具与verilog语言的综合应用在实验的进阶阶段，我们将vivado工具与verilog语言相结合，进行了一系列的综合应用实验。
通过实际的案例学习，我们掌握了如何利用vivado工具进行综合、仿真和验证，并通过verilog语言实现各种功能模块。
这些实验不仅加深了我们对vivado工具和verilog语言的理解，同时也提高了我们的综合应用能力。
总结与回顾：通过以上的实验学习，我们对vivado工具与verilog语言的使用有了更深入的了解。
vivado工具作为一款集成化开发环境，能够为数字电路设计者提供全方位的支持；而verilog语言则作为一种硬件描述语言，能够帮助设计者更加灵活地进行数字电路设计与验证。
Verilog中的运算符及其相关基础知识
Verilog中的运算符及其相关基础知识⼀、基本运算符1.算术运算符：加（+）减（ -）乘（*）除（/）取模（%）求幂（**）。
（1）%是取模运算符：a % b 按照a 和 b中的长度长的补齐。
两个参数都为有符号数结果为有符号数，否则为⽆符号数；（2）**是求幂运算符：a**b表⽰a的b次⽅，即a表⽰底数，b表⽰指数；（3）除法只能取整数；2.关系运算符：⼤于（>）⼩于（<）⼩于等于（<=）⼤于等于（>=）⽐较表达式的逻辑是否相等（==）⽐较表达式的逻辑是否不相等（!=）按位⽐较表达式的逻辑是否相等（===）按位⽐较表达式的逻辑是否不相等（!==）3.逻辑运算符：逻辑⾮（！）逻辑与（&&）逻辑或（||）4.位运算符：按位⾮（~）按位与（&）按位或（|）异或（^）同或（~^）（1）异或（^）举例：0+0=0 1+0=1 1+1=0（2）同或（~^）举例：0+0=1 1+0=0 1+1=15.归约运算符：归约与（&）归约与⾮（~&）归约或（|）归约或⾮（~|）归约异或（~^）注意：归约运算符的操作数只有⼀个，并只产⽣⼀位结果：举例a=0101，则&a=0（a中的所有位进⾏与操作）； |a=1（a中的所有位进⾏或操作）；6.条件操作符(C语⾔中的三⽬运算符)：a ? b :c 该式中a为条件表达式，b和c为待选的执⾏表达式：如果a为真，则选择执⾏b，否则执⾏c；7.移位运算符：逻辑左移（<<）逻辑右移（>>）算术左移（<<<）算术右移（>>>）（1）逻辑左移和算术左移相同，都是在最低位补0，忽略操作数的符号；（2）逻辑右移在最⾼位补0，忽略操作数的符号；算术右移对于有符号数，⾼位补充值和符号位相同，对于⽆符号数，⾼位补0；8.拼接运算符：{a,b} 把位于⼤括号“{ }”中的两个及以上⽤“,”分隔的⼩表达式连接在⼀起，形成⼀个⼤表达式9.赋值运算符：阻塞型（=）：常⽤于组合逻辑电路和时序逻辑电路⾮阻塞型（<=）：常⽤于时序逻辑电路注意：同⼀module中不能同时出现这两种赋值运算符；10.特殊运算符：（1）a+:b为⽚选，即从a开始到a+b的位（举例：reg q [2+:5]类似于reg q [6:2]）⼆、运算符的优先级：三、逻辑符号和逻辑图形符号四、基础知识1.电平状态：⾼电平（1）低电平（0）未知电平（X）⾼阻态（Z）（1）⾼阻态是⼀个数字电路⾥常见的术语，指的是电路的⼀种输出状态，既不是⾼电平也不是低电平，如果⾼阻态再输⼊下⼀级电路的话，对下级电路⽆任何影响，和没接⼀样，如果⽤万⽤表测的话有可能是⾼电平也有可能是低电平，随它后⾯接的东西定的.2.进制：⼆进制（b）⼋进制（o）⼗进制（d）⼗六进制（h）举例：4’hf：表⽰4位⼗六进制的f，即1111. 4‘b1010：表⽰4位⼆进制的1010，即1010.3.独热码：One-Hot编码，⼜称为⼀位有效编码，主要是采⽤n位状态寄存器来n个状态进⾏编码，每个状态都由他独⽴的寄存器位，并且在任意时候只有⼀位有效。
Verilog语言基础知识
在Verilog HDL中，用parameter来定义常量，即用parameter来定义一个标志符，代表一个常量，称为符号常量。其定义格式如下:
parameter 参数名1=表达式，参数名2=表达式，参数名3=表达式……;
例如:
parameter sel=8，code=8'ha3;
//分别定义参数sel为常数8(十进制)，参数code为常数a3(十六进制)
Verilog HDL中共有19种数据类型。数据类型是用来表示数字电路中的数据存储和传送单元的。在此介绍4个最基本的数据类型:integer型、parameter型、reg型和wire型。
Verilog HDL中也有常量和变量之分，他们分属以上这些类型。
6.2.1 常量
在程序运行过程中，其值不能被改变的量称为常量。
assign {cout,sum}=ina+inb+cin;//全加
endmodule
【例6.2】一个8位计数器的Verilog HDL源代码
module counter8(out,cout,data,load,cin,clk);
output[7:0]out;
output cout;
input[7:0] data;
6.1.2 Verilog HDL模块的结构
Verilog HDL的基本设计单元是"模块(block)"。一个模块是由两部分组成的，一部分描述接口;另一部分描述逻辑功能，即定义输入是如何影响输出的。下面举例说明，图6.1示出了一个"与-或-非"门电路。
图6.1"与-或-非"电路
该电路表示的逻辑函数可以写为:
6.2.2 变量
Verilog所有知识点
Verilog基础：1.间隔符：空格〔\b〕，Tab〔\t〕，换行符〔\n〕，换页符。
2.注释：/**/ //3.标识符，关键词：标识符由英文字母、数字、$符、下划线组成，以英文字母或下划线开头。
4.逻辑值：0：逻辑假1：逻辑真x或X：不确定状态z或Z：高阻态5.常量：<1>格式：<+/-><位宽>’<基数符号><数值>b/o/d/h:二、八、十、十六进制<2>数字可加下划线：8’b1001_1001表示8位二进制数10011001<3>科学计数：5E-4: 5*10^4<4>利用参数定义语句来定义一个标识符表示常量：parameter 参数名1=常量1，参数名2=常量2；例：parameter BIT=1,BYTE=8;6.字符串：双撇号内的字符序列，不能分多行书写，表达式或赋值语句中字符串要换成无符号整数，用8位ASCII码表示，一个8位ASCII码表示一个字符变量的数据类型：1.线网〔net type〕类型：线网类被定义后假设没有被元件驱动，则默认值为高阻态关键词：wire：wire[n-1:0]变量名1，变量名2，…，变量名n；除wire外还有wand、wor、tri、triand、trior、trireg2.寄存器类型：寄存器型变量只能在initial或always内被赋值，没被赋值默认为x状态。
4种类型的寄存器变量：<1>reg：行为描述中对寄存器型变量说明<2>integer：32位有符号整数型<3>real：64位有符号实型变量〔默认值是0〕<4>time：64位无符号时间型①reg：格式：reg[n-1:0]变量名1，…，变量名n；例：integer counter；initial //initial是过程语句结构，赋值给寄存器类型变量counter=-1;③real：通常用于对实数型常量进行储存运算例：real delta;initialbegindelta=4e10;delta=2.13endinteger i;initial i=delta; //i得到的值为2④time：主要用于储存仿真时间，只储存无符号整数，常调用系统函数$time例：time current_time;initialcurrent_time=$time;Verilog 基本结构module 模块名〔端口名1，端口名2，…〕端口类型说明〔input，output，inout〕//inout是双向端口参数定义；//将常量用符号常量代替，非必须结构数据类型定义〔wire，reg等〕实例化底层模块和基本门级元件；连续赋值语句〔assign〕；过程块结构〔initial和always〕；行为描述语句；endmodule描述方式：①结构描述方式：调用其他已定义好的底层模块对整个电路进行描述，或直接调用基本门级元件描述。
verilog begin end用法
verilog begin end用法Verilog是一种硬件描述语言（HDL），用于设计数字电路和系统。
该语言使用begin end块来定义代码块，这个语法是Verilog的一个重要组成部分。
在Verilog设计中，begin end块可以控制程序的流程和执行方式，同时也可以保证代码的可读性和可维护性。
下面，我们将详细讨论begin end块的用法及其在Verilog代码中的应用。
1. begin end块的基础知识begin end块是一种代码块，用于控制Verilog程序中的逻辑。
该代码块可以包含多条语句和其他代码块，以便实现复杂的程序逻辑。
begin end块的语法如下所示：```begin// 插入代码和其他逻辑end```其中，begin end块由begin和end关键字组成，中间是代码和其他逻辑。
该语法极其简洁，易于阅读和编写。
2. Verilog中begin end块的使用begin end块在Verilog设计中应用广泛。
这里我们列举了一些常见的使用情况：- 控制结构——在Verilog设计中，使用begin end块来控制程序的流程和执行。
例如，在if语句中，可以使用begin end块来标记代码块。
```if (condition) begin// 满足条件时执行的代码块end```- 循环结构——在Verilog设计中，使用begin end块来实现循环结构。
例如，以下代码使用for循环和begin end块实现了从0到9的加法：```for (i = 0; i < 10; i = i+1) beginsum = sum + i;end```- 块级别视图——begin end块在Verilog设计中还用于定义块级别视图。
块级别视图是设计中的一种抽象，用于组织和管理设计中的模块和其他代码块。
```module example (input a, output b);// 插入代码和其他逻辑always @(posedge clk) begin// 块级别视图代码块endendmodule```3. begin end块的注意事项在使用begin end块时，需要注意以下几点：- begin end块必须完全嵌套——begin end块必须完全嵌套，即内部的begin end块必须在外部的begin end块中。
veriloga中branch 用法 -回复
veriloga中branch 用法-回复注意：veriloga是一种硬件描述语言（HDL），用于仿真和设计集成电路。
主题：veriloga中branch 用法引言：Verilog-A 是一种功能强大的硬件描述语言，被广泛用于设计、仿真和验证集成电路。
在Verilog-A 中，branch 语句是一种特殊结构，用于改变程序执行流程。
在本篇文章中，我将详细介绍branch 的用法，并逐步解释其功能。
第一部分：Verilog-A 的基础知识在深入研究branch 之前，我们需要理解Verilog-A 的基础知识。
Verilog-A 是一种基于事件驱动原理的硬件描述语言，通过模拟真实物理系统和集成电路的行为来验证和优化设计。
它具有丰富的模型库，可以用于描述各种电路元件和系统。
第二部分：branch 的概述在Verilog-A 中，branch 是一种有条件的控制语句，用于改变程序执行的流程。
根据所给定的条件，branch 语句可以使程序执行跳转到特定的代码块中，从而实现不同的功能或逻辑。
branch 语句用于根据不同的情况执行相应的操作，这在模拟复杂的电路和系统时非常有用。
第三部分：branch 语句的语法在Verilog-A 中，branch 语句可以使用if-else 结构来实现。
其基本语法如下：if (condition) begin如果条件为真，则执行这个代码块中的语句endelse begin如果条件为假，则执行这个代码块中的语句end在上面的语法示例中，condition 是一个布尔表达式，用于判断执行哪个代码块。
如果condition 为真，则执行if 代码块中的语句，否则执行else 代码块中的语句。
第四部分：branch 语句的应用示例为了更好地理解和应用branch 语句，我们举一个简单的例子。
假设我们要设计一个电路，根据输入信号的数值选择不同的操作。
我们可以使用branch 来实现这个功能。
简单的数字时钟(verilog设计)
设计目标与要求
设计一个简单的数字 时钟，能够显示时、 分、秒。
时钟应具有可靠性、 稳定性和可扩展性。
要求使用Verilog语 言实现，并能够在 FPGA或ASIC上实现。
设计思路及流程
• 设计思路：采用模块化设计方法，将数字时钟划分为不同的模 块，如计数器模块、显示模块等。每个模块负责实现特定的功 能，并通过接口与其他模块进行通信。
设计思路及流程
设计流程 1. 确定设计需求和目标。 2. 制定设计方案和计划。
设计思路及流程
3. 编写Verilog代码，实现各个模块的功能。 5. 根据测试结果进行调试和优化。
未来改进方向探讨
提高计时精度
通过改进算法或采用更高 性能的硬件平台，提高数
字时钟的计时精度。
降低资源占用
优化代码结构，减少不 必要的资源占用，提高 时钟系统的运行效率。
增加实用功能
拓展应用领域
考虑增加闹钟、定时器 等实用功能，使数字时 钟更加符合用户需求。
探索将数字时钟应用于 更多领域，如智能家居、
数据类型与运算符
Verilog中的数据类型包括
整型、实型、时间型、数组、结构体等。
Verilog中的运算符包括
算术运算符、关系运算符、逻辑运算符、位运算符等。
顺序语句与并行语句
Verilog中的顺序语句包括
赋值语句、条件语句、循环语句等，用于描述电路的时序行为。
Verilog中的并行语句包括
模块实例化、连续赋值语句、门级电路描述等，用于描述电路的并行行为。
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Verilog HDL语言基础知识先来看两个Verilog HDL程序。
例一个8位全加器的Verilog HDL源代码module adder8(cout,sum,ina,inb,cin);output[7:0] sum;output cout;input[7:0] ina,inb;input cin;@assign {cout,sum}=ina+inb+cin;模块的端口声明了模块的输人和输出口。
其格式如下：module 模块名(口1，口2，口3，口4，……)；2．模块内容模块内容包括I/O说明，信号类型声明和功能定义。
(1) I/O说明的格式如下:；输人口: input端口名1，端口名2，……端口名N;输出口: output端口名l，端口名2，……端口名N;I/O说明也可以写在端口声明语句里。
其格式如下:module module_name(input portl，input port2，…output portl，output port2，…);(2)信号类型声明:它是说明逻辑描述中所用信号的数据类型及函数声明。
如（reg[7:0] out; 数字(1)整数在Verilog HDL中，整数型常量(即整常数)有以下4种进制表示形式:◇二进制整数(b或B);◇十进制整数(d或D);◇十六进制整数(h或H);◇八进制整数(o或O)。
)完整的数字表达式为:<位宽>'<进制> <数字>，位宽为对应二迸制数的宽度，如:8'b nets型变量wirenets型变量指输出始终根据输入的变化而更新其值的变量，它一般指的是硬件电路中的各种物理连接。
Verilog HDL中提供了多种nets型变量，具体见表。
这里着重介绍wire型变量。
wire是一种常用的nets型变量，wire型数据常用来表示assign语句赋值的组合逻辑信号。
Verilog HDL模块中的输入/输出信号类型缺省时自动定义为wire型。
Wire型信号可以用作任何方程式的输入，也可以用作assign语句和实例元件的输出,其取值为0,1,x,z。
wire型变量格式如下：&⑴．定义宽度为1位的变量：wire 数据名1，数据名2，……数据名n；例如：wire a,b; register型变量regregister型变量对应的是具有状态保持作用的电路元件，如触发器、寄存器等。
register型变量与nets变量的根本区别在于：register需要被明确地赋值，并在被重新赋值前一直保持原值。
在设计中必须将寄存器型变量放在过程块语句(如initial，always)中，通过过程赋值语句赋值。
另外，在always过程块内被赋值的每一个信号都必须定义成寄存器型。
Verilog HDL中，有4种寄存器型变量，见表—表常用的register型变量及说明Integer、real、time等3种寄存器型变量都是纯数学的抽象描述，不对应任何具体的硬件电路。
reg型变量是最常用的一种寄存器型变量，下面介绍reg型变量。
reg型变量格式如下：%reg 数据名1，数据名2，……数据名n;例如: reg a，b; 数组若干个相同宽度的向量构成数组，reg型数组变量即为memory型变量，即可定义存储器型数据。
如:reg[7:0] mymem[l023:0];上面的语句定义了一个1024个字节、每个字节宽度为8位的存储器。
通常，存储器采用如下方式定义：parameter wordwidth=8，memsize = l024;】reg[wordwidth-l:0] mymem[memsize-l:0];上面的语句定义了一个宽度为8位、1024个存储单元的存储器，该存储器的名字是mymem，若对该存储器中的某一单元赋值的话，采用如下方式:mymem[8]=1; 算术运算符+ 加- 减* 乘/ 除?% 求模算术运算符都是双目运算符。
2. 逻辑运算符&& 逻辑与|| 逻辑或! 逻辑非3. 位运算符|位运算是将两个操作数按对应位进行逻辑运算。
位运算符包括- 按位取反& 按位与| 按位或^ 按位异或^~，~ ^ 按位同或当两个不同长度的数据进行位运算时，会自动地将两个操作数按右端对齐，位数少的操作数会在高位用0补齐。
{4. 关系运算符< 小于< = 小于或等于> 大于> = 大于或等于在进行关系运算时，如果声明的关系是假，则返问值是0;如果声明的关系是真，则返回值是1;如果某个操作数的值不定，则其结果是模糊的，返回值是不定值。
5. 等式运算符&= = 等于！= 不等于= = = 全等！= = 不全等这4种运算符都是双目运算符，得到的结果是1位的逻辑值。
如果得到1，说明声明的关系为真;如得到0，说明声明的关系为假。
相等运算符(= =)和全等运算符(= = =)的区别是参与比较的两个操作数必须逐位相等，其相等比较的结果才为l，如果某些位是不定态或高阻值，其相等比较得到的结果就会是不定值。
而全等比较(= = =)是对这些不定态或高阻值的位也进行比较，两个操作数必须完全一致，其结果才为1。
否则结果是0。
如:设寄存器变量a=5'b110x01,b=5'11x01,则“a= = b”得到的结果为不定值x，而“a= = =b”得到的结果为l。
'6. 缩减运算符(单目运算)& 与~ & 与非| 或~ | 或非^ 异或^ ~ ,~ ^ 同或]缩减运算符与位运算符的逻辑运算法则一样，但缩减运算是对单个操作数进行与、或、非递推运算的。
如:reg[3:0] a；b=&a; 移位运算符>> 右移<< 左移移位运算符用法：A >> n或A<< n…表示把操作数A右移或左移n位，并用0填补移出位。
8. 条件运算符（三目运算符）：格式：信号= 条件表达式1：表达式2;当条件成立时，信号取表达式1的值,反之取表达式2的值.9.—连续赋值语句assignassign为连续赋值语句，它用来对wire型变量进行赋值。
格式：assign 变量= 表达式；如: assign c = a & b;在上面的赋值中，a和b信号的任何变化，都将随时反映到c上来，因此称为连续赋值方式。
}2. 过程赋值语句过程赋值语句用于对寄存器类型(reg)的变量进行赋值。
过程赋值有以下两种方式。
(1)非阻塞(non_blocking)赋值方式赋值号为<= ，如b<=a;非阻塞赋值在块结束时才完成赋值操作，即b的值并不是立刻就改变的。
(2)阻塞(blocking)赋值方式赋值号为= ，如b=a;·阻塞赋值在该语句结束时就完成赋值操作，即b的值在该赋值语句结束后立刻改变。
如果在一个块语句中，有多条阻塞赋值语句，那么在前面的赋值语句没有完成之前，后面的语句就不能执行，就像被阻塞(blocking)一样，因此称为阻塞赋值方式(3)阻塞赋值方式和非阻塞赋值方式的区别阻塞赋值方式和非阻塞赋值方式的区别常给设计人员带来问题。
问题主要是对“always”模块内的reg型变量得赋值不易把握。
为区分阻塞赋值与非阻塞赋值的不同，可看下面两例。
【例】非阻塞赋值【例】阻塞赋值module non_block(c,b,a,clk); module block(c,b,a,clk);output c,b; output c,b;》input clk,a; input clk,a;reg c,b; reg c,b;always @ (posedge clk) always @ (posedge clk)begin beginb<=a; b=a;c<=b; c=b;end end#endmodule endmodule将上面两段代码用MAX+PLUSⅡ进行综合，并进行仿真，可看到二者的区别：对于非阻塞赋值，c的值落后b的值一个时钟周期，这是因为该“always”块每一个时钟周期执行一次，因此信号的值每一个时钟周期更新一次，c的值是上一时钟周期的b 值。
对于阻塞赋值，c的值和b的值一样，这是因为b的值是立即更新的。
为避免对这两种赋值语句的应用错误，建议在初学时刻只是用一种，比如采用阻塞赋值“=”，因为它类似C语言的赋值方式。
为避免出错，在同一块内，不要将输出重新作为输入使用。
而为实现上述非阻塞赋值功能，可采用两个“always”块来实现，代码如下：module non_block(c,b,a,clk);output c,b;input clk,a;;reg c,b;always @ (posedge clk)beginb=a;endalways @ (posedge clk)begin~c=b;endendmodule条件语句条件语句是顺序语句，应放在“always”块内。
1. if-else语句<使用方法有以下3种①if(表达式) 语句；②if(表达式1) 语句1；else 语句2；③if(表达式1) 语句1；else if(表达式2) 语句2；else if(表达式3) 语句3；"……else if(表达式n) 语句n;else 语句n+1;这三种方式中，“表达式”一般为逻辑表达式或关系表达式，也可能是一位变量。
若表达式的值为0,x,z,视为“假”；若为1，视为“真”。
语句可以是单句，也可以是多句，多句时用“begin-end”括起来。
2. case语句*多用于多条件译码电路，如描述译码器、数据选择器、状态机及微处理器的指令译码等。
⑴. case语句格式：case (敏感表达式)值1：语句1；值2：语句2；<……值n：语句n;default: 语句n+1;endcase⑵. casez和casex语句case 语句中,敏感表达式与值1～值n之间的比较是一种全等比较，必须保证两者的对应位全等。
casez与casex语句是case语句的两种变体，三者的表示形式中唯一的区别是3个关键词case,casez,casex的不同。
在casez语句中,如果分支表达式某些位的值为高阻z，那么对这些位的比较就不予考虑，因此，只需关注其他位的比较结果。
而在casex 语句中，则把这种处理方式进一步扩展到对x的处理，即如果比较的双方有一方的某些位的值是x或z，那么这些位的比较就不予考虑。
《此外，还有另外一种标识x或z的方式，即用表示无关值的“”来表示。
循环语句Verilog HDL中存在4种类型的循环语句，用来控制语句的执行次数。
这4种语句分别为:①foreve 连续地执行语句，多用在"initial"块中，以生成周期性输入波形。