通信原理软件实验7帧同步
帧同步实验报告
帧同步实验报告
实验目的：
本次实验旨在掌握帧同步原理、实现帧同步并进行数据解码。
实验原理：
帧同步是在数据传输中保证数据包在接收端的正确性和完整性的一项重要技术。
帧同步技术的实现需要采用同步信号来保证接收端与发送端的时间同步，从而使接收端能够将数据包正确地区分开来。
实验步骤：
1.配置实验环境：使用Verilog HDL进行代码编写，ModelSim 进行仿真。
2.编写帧同步模块：根据实验原理编写帧同步模块，实现同步信号的产生、时钟与数据同步。
3.编写数据解码模块：根据实验要求编写数据解码模块，将接收到的数据进行解码并显示在屏幕上。
4.进行仿真实验：使用ModelSim进行仿真实验并进行数据观察与分析。
实验结果：
经过本次实验，我们成功实现了帧同步技术，并且实现了接收到数据的解码与显示。
通过观察数据我们可以发现，在同步信号的作用下，数据包能够正确地区分开来，并且数据的完整性得到了保障。
从而验证了帧同步技术的重要性和实用性。
实验总结：
帧同步技术在现代通信和网络传输中有着广泛的应用。
通过本次实验我们深刻地掌握了帧同步技术的原理和实现方法，并且通过仿真实验验证了帧同步技术的可行性和实用性。
这对我们今后的学习和工作都将有着重要的启示作用。
通信原理实验报告
中南大学数字通信原理实验报告课程名称：数字通信原理实验班级：学号：姓名：指导教师：实验一数字基带信号一、实验目的1、了解单极性码、双极性码、归零码、不归零码等基带信号波形特点。
2、掌握AMI、HDB3码的编码规则。
3、掌握从HDB3码信号中提取位同步信号的方法。
4、掌握集中插入帧同步码时分复用信号的帧结构特点。
5、了解HDB3（AMI）编译码集成电路CD22103。
二、实验内容1、用示波器观察单极性非归零码（NRZ）、传号交替反转码（AMI）、三阶高密度双极性码（HDB3）、整流后的AMI码及整流后的HDB3码。
2、用示波器观察从HDB3码中和从AMI码中提取位同步信号的电路中有关波形。
3、用示波器观察HDB3、AMI译码输出波形。
三、实验步骤本实验使用数字信源单元和HDB3编译码单元。
1、熟悉数字信源单元和HDB3编译码单元的工作原理。
接好电源线，打开电源开关。
2、用示波器观察数字信源单元上的各种信号波形。
用信源单元的FS作为示波器的外同步信号，示波器探头的地端接在实验板任何位置的GND点均可，进行下列观察：（1）示波器的两个通道探头分别接信源单元的NRZ-OUT和BS-OUT，对照发光二极管的发光状态，判断数字信源单元是否已正常工作（1码对应的发光管亮，0码对应的发光管熄）；（2）用开关K1产生代码×1110010（×为任意代码，1110010为7位帧同步码），K2、K3产生任意信息代码，观察本实验给定的集中插入帧同步码时分复用信号帧结构，和NRZ 码特点。
3、用示波器观察HDB3编译单元的各种波形。
仍用信源单元的FS信号作为示波器的外同步信号。
（1）示波器的两个探头CH1和CH2分别接信源单元的NRZ-OUT和HDB3单元的AMI-HDB3，将信源单元的K1、K2、K3每一位都置1，观察全1码对应的AMI码（开关K4置于左方AMI 端）波形和HDB3码（开关K4置于右方HDB3端）波形。
帧同步提取实验报告
帧同步提取实验报告一、实验背景哎呀，在这个信息爆炸的时代呢，各种信号的处理可是超级重要的。
帧同步提取呢，就像是在一堆乱码里找到那把正确的钥匙，打开有序信息的大门。
咱在学习通信相关知识的时候，这帧同步提取就是一个必须要攻克的小堡垒，它对于保证数据准确传输啥的可有着大作用呢。
二、实验目的咱做这个实验呀，就是想搞清楚帧同步提取到底是咋回事儿呗。
想知道怎么从复杂的信号流里把帧同步信号准确地找出来，还有就是想了解这个过程里用到的那些个原理和方法。
就像探索一个神秘的宝藏，想把里面的宝贝都挖出来看看。
三、实验设备和材料咱用到的设备可不少呢。
有信号发生器，这家伙就像是一个信号的源头，不断地给咱提供信号。
还有示波器，这就像是一双敏锐的眼睛，可以让咱看到信号的波形啥的。
然后就是各种连接线啦，就像桥梁一样把各个设备连接起来。
四、实验步骤1. 首先得把设备连接好呀。
把信号发生器和示波器用那些连接线连起来，这可不能马虎，就像搭积木一样，每一块都得放对位置。
要是连错了，后面的实验就全乱套了。
2. 然后调整信号发生器的参数。
设置合适的频率、幅度啥的，就像给它下命令一样，让它产生咱们需要的信号。
这个过程得小心翼翼的，就像走钢丝一样，参数稍微不对，那出来的信号就不是咱想要的了。
3. 接着呢，在示波器上观察信号的波形。
这时候就像是在看一幅神秘的画，要从那些弯弯曲曲的线条里找到帧同步信号的特征。
有时候可能看半天都看不出来，得有点耐心呢。
4. 再根据观察到的波形，运用咱们学过的算法和原理来提取帧同步信号。
这就像是解谜一样，要把那些隐藏在波形里的信息找出来。
5. 最后呢，对提取出来的帧同步信号进行验证。
看看是不是真的准确提取到了，要是不准确，就得回头检查是哪一步出了问题。
五、实验结果经过一番折腾，咱还真的成功提取出了帧同步信号呢。
在示波器上看到那个清晰的帧同步信号波形的时候，心里可高兴了，就像打游戏通关了一样。
不过呢，这个结果也不是十全十美的，在提取过程中还是存在一些小误差的。
通信原理实验指导书(8个实验)
实验一 CPLD 可编程数字信号发生器实训一、实验目的1、熟悉各种时钟信号的特点及波形；2、熟悉各种数字信号的特点及波形。
二、实验设备与器件1、通信原理实验箱一台；2、模拟示波器一台。
三、实验原理1、CPLD 可编程模块电路的功能及电路组成CPLD可编程模块（芯片位号：U101）用来产生实验系统所需要的各种时钟信号和数字信号。
它由 CPLD可编程器件 ALTERA公司的 EPM7128(或者是Xilinx 公司的 XC95108)、编程下载接口电路（J104）和一块晶振（OSC1）组成。
晶振用来产生系统内的16.384MHz 主时钟。
本实验要求参加实验者了解这些信号的产生方法、工作原理以及测量方法，才可通过CPLD可编程器件的二次开发生成这些信号，理论联系实践，提高实际操作能力，实验原理图如图1-1 所示。
2、各种信号的功用及波形CPLD 型号为 EPM7128 由计算机编好程序从 J104 下载写入芯片，OSC1 为晶体，频率为 16.384MHz，经 8 分频得到 2.048MHz 主时钟，面板测量点与EPM7128 各引脚信号对应关系如下：SP101 2048KHz 主时钟方波对应 U101EPM7128 11 脚SP102 1024KHz 方波对应 U101EPM7128 10 脚SP103 512KHz 方波对应 U101EPM7128 9 脚SP104 256KHz 方波对应 U101EPM7128 8 脚SP105 128KHz 方波对应 U101EPM7128 6 脚SP106 64KHz 方波对应 U101EPM7128 5 脚SP107 32KHz 方波对应 U101EPM7128 4 脚SP108 16KHz 方波对应 U101EPM7128 81 脚SP109 8KHz 方波对应 U101EPM7128 80脚SP110 4KHz 方波对应 U101EPM7128 79脚SP111 2KHz 方波对应 U101EPM7128 77脚SP112 1KHz 方波对应 U101EPM7128 76脚SP113 PN32KHz 32KHz伪随机码对应U101EPM7128 75脚SP114 PN2KHz 2KHz伪随机码对应U101EPM7128 74脚SP115 自编码自编码波形，波形由对应 U101EPM7128 73 脚J106 开关位置决定SP116 长 0 长 1 码码形为1、0 连“1”对应 U101EPM7128 70脚、0 连“0”码SP117 X 绝对码输入对应 U101EPM7128 69 脚SP118 Y 相对码输出对应 U101EPM7128 68 脚SP119 F80 8KHz0 时隙取样脉冲对应 U101EPM7128 12 脚此外，取样时钟、编码时钟、同步时钟、时序信号还将被接到需要的单元电路中。
帧同步电路实验报告
帧同步电路实验报告一、实验目的本次实验旨在理解帧同步的原理以及如何设计和实现一个简单的帧同步电路。
二、实验原理帧同步是指在数据传输过程中，接收方能够准确识别出每一个帧的起始点和终止点，确保数据的传输正确和完整。
帧同步电路一般由以下几个部分组成：1. 帧起始检测：通过检测数据信号的起始标志位，判断帧的开始位置。
2. 帧结束检测：通过判断数据信号的终止标志位，确定帧的结束位置。
3. 数据缓存：用于存储接收到的数据，以便后续的处理。
4. 同步信号生成：根据接收到的帧同步信号，生成同步信号，确保数据的同步传输。
三、实验器材1. FPGA开发板2. 电脑3. JTAG下载线四、实验步骤1. 首先，根据实验原理，设计帧同步电路的框图。
确定所需的功能模块和信号连接方式。
2. 在FPGA开发板上搭建电路，连接各个功能模块和信号线。
3. 使用Verilog HDL或者VHDL语言编写帧同步电路的代码，并进行仿真验证。
4. 将代码下载到FPGA开发板上，并进行实际测试。
五、实验结果与分析经过实验，我们成功实现了一个简单的帧同步电路。
通过测试，我们发现帧同步电路能够准确识别每一个帧的起始和终止位置，并将数据正确地传输到后续的处理模块。
同时，我们还注意到帧同步电路的设计需要考虑以下几个方面：1. 起始和终止标志位的选择：在设计帧同步电路时，需要选择适合具体应用场景的起始和终止标志位，以确保准确识别。
2. 帧同步信号的生成：帧同步电路需要根据接收到的帧同步信号生成同步信号，确保数据的同步传输。
生成同步信号需要考虑时序问题，以确保正确性和稳定性。
3. 数据缓存：帧同步电路需要使用缓存存储接收到的数据。
缓存的设计需要考虑数据的容量和访问速度，以满足实际需求。
六、实验总结通过本次实验，我们深入了解了帧同步电路的原理和设计方法。
帧同步电路在数据传输中起着重要的作用，能够确保数据的正确和完整。
在实际应用中，帧同步电路的设计需要根据具体需求进行调整和优化，以提高数据传输的效率和可靠性。
通信原理实验 帧同步信号提取
C
r 0
m
r n ，因而可得假同步概率为
r n P2 2 C n r 0
m
（6－4）
比较式（6－3）和式（6－4）可见，m 增大，即判决门限电平降低时，P1 减小，但 P2 增大， 所以这两项指标是有矛盾的，判决门限的选取要兼顾两者。 在分析判决门限电平对 P1 和 P2 的影响时，讲到两者是有矛盾的。我们希望在同步建立 时要可靠，也就是假同步概率 P2 要小；而在同步建立以后，就要具有一定的抗干扰性能， 也就是漏同步概率 P1 要小。为了满足以上要求以及改善同步系统性能，帧同步电路应加有 保护措施。最常用的保护措施是将帧同步的工作划分为两种状态——捕捉态和维持态。 终端接收机由非同步工作状态转入同步工作的过程，称为“捕捉态” ，终端机进入同步 工作后则称为“维持态” 。可把捕捉过程分成两步进行，先在信码中找到与该时刻本地帧同 步码型相同的信码码位。当找到和帧同步码型一致的信码码位后，再进行第二步，即逐帧 比较下去，也就是在该时隙上按本地同步码的周期进行比较。在比较过程中，一旦发现在 收端本地同步码的相位与信码码型不同时，则重新移一个码元相位，重新从第一步开始找 帧同步码位，以上两步交替进行，即可建立真正的同步。 制表：孟昭红，Tel：15002902977
制表：孟昭红，Tel：15002902977
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西北工业大学 通信实验室
图 6-5
帧同步电路原理图
五 波形与数据„„„„„„„„„„„„„„„„„„„„„„„第 6
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1.信号源模块的 NRZ 码设置为 01110010 10101010 10101010，将信号源模块的 NRZ 接入示 波器 1 通道，将同步信号提取模块上的“帧同步输出”接入示波器 2 通道，观察记录波形。
帧同步原理和方法
帧同步原理和方法帧同步是指在通信中的发送端和接收端采用同一频率，采用对应的时钟和数据单位，对数据进行同步传输的过程。
帧同步是现代通信和网络传输技术中的重要环节，其重要性在于通信中的的信息传输需要同步，并且需要保持实时性和稳定性。
本文将介绍帧同步的原理和方法。
帧同步的原理是在通信中确定帧起始和帧结束的位置，从而保证通信在时序上的同步。
具体来说，帧同步需要两个步骤：(1) 帧定界：确定帧的开始和结束位置帧定界可以通过多种方法实现，其中常见的方法是在帧开头和结尾添加特殊的控制字符，如起始字符和终止字符。
当收到起始字符时，接收端知道下一个字符是数据的开始，当接收到终止字符时，接收端知道这个帧已经接收完成，可以准备接收下一个帧。
帧同步的方法通常包括同步信号和同步字。
同步信号是一种比特序列，用于标识帧开始的位置，同步字则是一种位于特定位置的比特序列，用于标识帧的结束位置。
同步信号和同步字的选取与指定是帧同步的关键，不同的同步方法会采用不同的同步信号和同步字。
帧同步方法按通信介质可分为物理层和协议层两种类型。
(1) 物理层帧同步物理层帧同步是指在通信介质层面采用特定的同步信号和同步字对数据进行同步传输。
物理层帧同步的实现基于通信介质特性和传输环境的物理参数，可以根据传输介质的不同采用不同的帧同步方案。
例如，在RS-232串行通信中，物理层帧同步可以通过起始位、停止位和奇偶校验位实现；而在以太网中，物理层帧同步则是使用“前导码”实现帧起始的定界，使用FCS（帧检验序列）校验帧的完整性。
协议层帧同步是指在通信协议层面上采用特定的同步信号和同步字对数据进行同步传输。
协议层帧同步通常由协议规范和软件实现共同组成，可以灵活地对通信数据进行格式化和解析，并对帧同步信号的选取和发送进行优化。
协议层帧同步比物理层帧同步更加智能化，但需要更多的计算资源和软件支持。
例如，在CAN总线通信中，协议层帧同步通过对CAN数据包的解析实现帧同步。
帧同步、帧识别实验报告
P9漏同步监测
T9码元
入
T1判决出
置“0”
图7-1 帧同步模块原理框图
图7-1中各功能部分在图7-2中所对应元器件关系如下：
1.分频器：U3(74LS161)、U4(4075)、U2(74LS74)、U5(74H04)
2.串/并变换器：U9(74LS164)
3.识别器：U7(2764)
4.判决器：U10(74LS85)
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武汉大学教学实验报告
电子信息学院通信工程专业时间2015/12/22
实验名称位同步信号的提取指导教师吴静
姓名莫帮杰年级2013级学号2013301200227
一、实验目的
1.掌握巴克码识别原理
2.掌握同步保护原理
3.掌握假同步、漏同步、捕捉态、维持态概念
二、实验内容
1.根据原理设计帧同步系统，使系统可以正常工作。
2.通过波形来加深理解帧同步原理
三、基本原理
在时分复用系统中，为了正确的传输信息，必须在信息码流屮插入一定数量的帧同步码，可以集屮插入也可以分散插入。
本实验主要对集中插入同步法进行分析。
在集中插入法中，要求插入的同步码在接收端进行同步识别时出现的伪同步的概率尽可能的小，并且要求该码组有尖锐的自相关函数，以便于识别，同时要求接收机端的同步码识别器要尽量简单。
目前用的比较广泛的是性能良好的巴克码，七位巴克码是1110010。
帧同步系统基本结构如图所示，该系统可以分为两个部分：巴克码识别器和同步保护。
巴克码识别器包括移位寄存器、相加器和判决器，其余部分完成保护功能。
当基带信号里的帧同步码输入时，识别器就会发出判别信号P。
P的上升沿与最后一位帧同步码的结束时刻对齐。
24电路是将位同步信号进行24分频得到的，其周期与输入信号的周期一样，但相位不一定相同。
当识别器输出一个P信号时(即捕获到一组正确的帧同步码），在P信号和同步保护器作用下，24电路清零，使输出的24电路输出信号下降沿与P信号上升沿对齐，该信号驱动一个单稳态电路，单稳态电路设置为下降沿触发，其输出信号上升沿比+24电路输出信号下降沿稍有滞后。
同步器最终输出帧同步信号FS-OUT是由同步保护器中的与门3对单稳输出的信号及状态触发器的Q端输出信号进行“与”运算得到的。
电路中同步保护器的作用是减小假同步和漏同步。
当帧同步码没有到达时，识别器输出为0,与门1关闭，与门2
打开，单稳态信号通过与门2后输入到3电路，3电路的输出信号使状态触发器置0，从而关闭与门3,同步器无输出信号，此时Q*的高
电平把判决器的门限变为7,且关闭或门、打开与门1，同步起处于捕捉状态。
只要识别出一个P信号，与门4就可以输出一个置0脉冲
使24电路置0。
24电路输出与P同频同相的周期信号。
P脉冲通过
与门1后使状态触发器置1，从而打开与门3,输出帧同步信号F S-OUT，同时使判决门限降为6、打开或门、同步器进入维持状态。
在维持状态下因为判决电平比较低，故识别器的漏识别概率减小，假识别概率增加，但假识别信号与单稳输出不同步，故与门1、与门4不输出假识别信号，从而使假识别信号不影响24电路的工作状态。
与门3输出的仍是正确的帧同步信号。
在维持态下，识别器也可能出现漏识别，但由于漏识别的概率比较小，连续几帧出现漏识别概率就更小。
只要识别器不连续3帧出现漏识别，则3电路不输出脉冲，维持状态保持不变。
若连续三次出现漏识别，则3电路输出一个脉冲信号，使维持态变为捕捉态，重新捕捉帧同步码。
由于信源产生的信号是以一帧为周期的周期信号，所以若识别器第一次输出的帧同步信号为假识别信号(即首次捕获的是信息数据屮
与帧同步码完全一样的码元序列），则系统进入错误的同步状态，并
一直维持。
实际信号不会是周期的，所以这种错误的同步状态存在时间是短暂的。
同步保护器中的3电路的分频比也可以设为其它值，此值越大，在维持状态下允许漏识别的概率也越大。
在维持态K对同步信号的保护措施称为前方保护，在捕捉态下的同步保护称为后方保护。
本同步器中捕捉态下的高门限属于后方保护措施之一，它可以减少假同步的概率，还可以采取其它电路措施进行后方保护。
低门限和3电路属于前方保护，保护已建立起来的帧同步信号，避免识别器偶尔出现的漏识别造成帧同步器丢失帧同步信号，（即减少漏同步概率）。
同步器中的其它保护电路用来减少维持态下的假同步概率。
四、实验步骤
1.系统的设计框图
2.设置系统仿真时间10e+6s和采样点数为1024点。
3.根据原理和框图来搭建系统，在需要分析波形的输出处添加示波器。
4.运行系统观察信号输出波形，进行分析。
五、实验结果与总结
1.各各参考点输出波形如图
由第三幅图可见，信号中每出现一个巴克码，系统位同步输出端就输出一个窄脉冲，即系统成功从已调信号中提取出帧同步信号。