《数字电路与系统设计》第6章习题答案
数字逻辑电路与系统设计习题答案
图 P3.5
题 3.5 解：由逻辑图可写出 Y 的逻辑表达式为：
Y S3 AB S 2 AB S1 B S0 B A
图中的 S3 、S2 、S1 、S0 作为控制信号，用以选通待传送数据 A、B，两类信号作用不同， 分析中应区别开来，否则得不出正确结果。由于 S3 、S2 、S1 、S0 共有 16 种取值组合， 因此输出 Y 和 A、B 之间应有 16 种函数关系。列表如下：
（4） F ( A, B, C, D) 题 1.15 解： （1） F ABC BC
m0,2,3,8,9,10,11,13
F B C AC B C
或
F B C B C A B
（2） F A C A B C A B C
（1） F A B C D ABC ACD （2） F AC AB （3） F A, B, C
且 AB CD 0
且 A, B, C 不能同时为 0 或同时为 1
m3,5,6,7 d 2,4 m0,4,6,8,13 d 1,2,3,9,10,11 m0,1,8,10 d 2,3,4,5,11 m3,5,8,9,10,12 d 0,1,2,13
2.7 在图 P2.7 各电路中，每个输入端应怎样连接，才能得到所示的输出逻辑表达式。
&
F1 A B
≥1
F2 AB
VCC
&
≥1
&
F4 A B
F3 AB CD
&
图 P2.7
数字电路及系统设计课后习题答案
(1)AC+AB+BC+ACD=A+BC
(2)AB+AC+(B+C)D=AB+AC+D
(3)BCD+BCD+ACD+ABCD+ABCD+BCD+BCD=BC+BC+BD
(4) ABC+BC+BCD+ABD=A + B +C+D
证明：略
2.6已知ab+ab=ab,ab+ab=ab,证明：
（1）abc=abc
（2） abc=abc
证明：略
2.7试证明：
（1）若ab+ a b=0则a x+b y=ax + by
（2）若a b+ab=c，则a c + ac=b
证明：略
2.8将下列函数展开成最小项之和：
（1）F（ABC）=A+BC
（2） F（ABCD）=（B+C）D+(A+B) C
（3） F(ABC)=A+B+C+A+B+C
(3)F（ABC）=∏M(1,3,4,5,7)
2.10试写出下列各函数表达式F的F和F的最小项表达式。
（1）F=ABCD+ACD+BCD
（2）F=AB+AB+BC
解：（1）F=∑m(0,1,2,3,5,6,7,8,9,10,13,14)
F'=∑m(1,2,5,6,7,8,9,10,12,13,14,15)
（2）9+8=（1001）8421BCD+（1000）8421BCD=1 0001+0110=（1 0111）8421BCD=17
第6章习题解答
。
2〕又D触发器的特性方程 ，及其初始状态为0
3〕由此，在触发器各输入端CP和D的波形，可得 的波形
6.13维持阻塞D触发器输入端CP、A、B的波形如图P6.13所示，画出输出端Q的波形(设触发器初态为0)。
用Ｄ触发器实现Ｔ触发器：由D触发器特性方程 和JK触发器特性方程 及T触发器特性方程 可知Ｔ触发器可由Ｊ＝Ｔ，K=T的ＪＫ触发器，可由JK触发器来实现，其电路见下列图
6.21用T触发器构成D和JK触发器。
解：由T触发器构成D触发器：由T触发器特性方程 和D触发器特性方程 那么可知令T触发器输入端 那么可构成D触发器，电路图如下列图所示
解：１〕又D触发器的特性方程 ，及其初始状态为0。
２〕由此，由A、B的输入波形定出D的输入信号 ，根据的波形画出 的波形如下：
6.14图P6.14所示各边沿D触发的初始状态都为0，试对应输入CP波形画出Q端的输出波形。
解：D触发器的特性方程 ，及其初始状态为0。
的波形如下：
电路如图P所示，分析电路逻辑功能，画出状态转换图。
2〕又JK触发器的特性方程为 及设触发器的初始状态为 ，当异步信号 为0时，可将触发器置为0,且它们优于时钟信号。
3〕由此，根据的波形画出 的波形如下：
6.10JK触发器组成的电路如图P0所示，试画出 、 和Y1、Y2的波形。设触发器的初始状态为Q=0。
解：1〕由传输延时型边沿JK触发器的触发时刻是CP的下降沿，输入J、K时CP下降沿前瞬的逻辑值，即触发器状态的更新发生在CP脉冲的下降沿。
并将其代入T触发器的逻辑功能表达式 整理可得该电路状态方程为 ；由该电路的状态方程可知该电路为由T触发器构成的JK触发器，其状态图如下列图所示
数字集成电路--电路、系统与设计（第二版）课后练习题第六.
数字集成电路--电路、系统与设计（第⼆版）课后练习题第六.Digital Integrated Circuits - 2nd Ed 11 DESIGN PROJECT Design, lay out, and simulate a CMOS four-input XOR gate in the standard 0.25 micron CMOS process. You can choose any logic circuit style, and you are free to choose how many stages of logic to use: you could use one large logic gate or a combination of smaller logic gates. The supply voltage is set at 2.5 V! Your circuit must drive an external 20 fF load in addition to whatever internal parasitics are present in your circuit. The primary design objective is to minimize the propagation delay of the worst-case transition for your circuit. The secondary objective is to minimize the area of the layout. At the very worst, your design must have a propagation delay of no more than 0.5 ns and occupy an area of no more than 500 square microns, but the faster and smaller your circuit, the better. Be aware that, when using dynamic logic, the precharge time should be made part of the delay. The design will be graded on themagnitude of A × tp2, the product of the area of your design and the square of the delay for the worst-case transition.。
《数字电路与系统设计》第6章习题答案
l ee t h e \1210101…X/Z0/01/0X/Z11…100…6.3对下列原始状态表进行化简： (a)解：1）列隐含表： 2）进行关联比较3）列最小化状态表为：a/1b/0b b/0a/0aX=1X=0N(t)/Z(t)S(t)解：1）画隐含表： 2）进行关联比较： 6.4 试画出用MSI 移存器74194构成8位串行 并行码的转换电路（用3片74194或2片74194和一个D 触发器）。
l ee t-h e \r 91行''' 试分析题图6.6电路，画出状态转移图并说明有无自启动性。
解：激励方程：略 状态方程：略状态转移图 该电路具有自启动性。
6.7 图P6.7为同步加/减可逆二进制计数器，试分析该电路，作出X=0和X=1时的状态转移表。
解：题6.7的状态转移表X Q 4nQ 3nQ 2nQ 1nQ 4n +1Q 3n +1Q 2n +1Q 1n +1Z 0 0 0 0 0 1 1 1 1 1 0 1 1 1 1 1 1 1 0 0 0 1 1 1 0 1 1 0 1 0 0 1 1 0 1 1 1 0 0 0 0 1 1 0 0 1 0 1 1 0 0 1 0 1 1 1 0 1 0 0 0 1 0 1 0 1 0 0 1 0 0 1 0 0 1 1 0 0 0 0 0 1 0 0 0 0 1 1 1 0 0 0 1 1 1 0 1 1 0 0 0 0 1 1 0 0 1 0 1 0 0 0 1 0 1 0 1 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 1 1 0 0 1 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 1 0 1 0 0 0 1 0 0 1 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 1 1 0 1 0 0 0 1 0 1 0 0 0 1 0 1 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 0 0 1 1 1 0 1 0 1 1 1 1 0 0 0 0 1 1 0 0 0 1 0 0 1 0 1 1 0 0 1 1 0 1 0 0 1 1 0 1 0 1 0 1 1 0 1 1 0 1 1 1 1 0 0 0 1 1 1 0 0 1 1 0 1 0 1 1 1 0 1 1 1 1 0 0 1 1 1 1 0 1 1 1 1 1 11 1116.8分析图6.8电路，画出其全状态转移图并说明能否自启动。
【精品】数字集成电路电路、系统与设计第二版课后练习题第六章CMOS组合逻辑门的设计
【精品】数字集成电路--电路、系统与设计(第二版)课后练习题第六章CMOS组合逻辑门的设计第六章 CMOS组合逻辑门的设计1.为什么CMOS电路逻辑门的输入端和输出端都要连接到电源电压？CMOS电路采用了MOSFET（金属氧化物半导体场效应管）作为开关元件，其中N沟道MOSFET（NMOS）和P沟道MOSFET（PMOS）分别用于实现逻辑门的输入和输出。
NMOS和PMOS都需要连接到电源电压，以使其能够正常工作。
输入端连接到电源电压可以确保信号在逻辑门中正常传递，输出端连接到电源电压可以确保输出信号的正确性和稳定性。
2.为什么在CMOS逻辑门中要使用两个互补的MOSFET？CMOS逻辑门中使用两个互补的MOSFET是为了实现高度抗干扰的逻辑功能。
其中，NMOS和PMOS分别用于实现逻辑门的输入和输出。
NMOS和PMOS的工作原理互补，即当NMOS导通时，PMOS截止，当PMOS导通时，NMOS截止。
这样的设计可以在逻辑门的输出上提供高电平和低电平的稳定性，从而提高逻辑门的抗干扰能力。
3.CMOS逻辑门的输入电压范围是多少？CMOS逻辑门的输入电压范围通常是在0V至电源电压之间，即在低电平和高电平之间。
在CMOS逻辑门中，低电平通常定义为输入电压小于0.3Vdd（电源电压的30%），而高电平通常定义为输入电压大于0.7Vdd（电源电压的70%）。
4.如何设计一个基本的CMOS逻辑门？一个基本的CMOS逻辑门可以由一个NMOS和一个PMOS组成。
其中，NMOS的源极连接到地，栅极连接到逻辑门的输入，漏极连接到PMOS的漏极；PMOS的源极连接到电源电压，栅极连接到逻辑门的输入，漏极连接到输出。
这样的设计可以实现逻辑门的基本功能。
5.如何提高CMOS逻辑门的速度？可以采取以下方法来提高CMOS逻辑门的速度：•减小晶体管的尺寸：缩小晶体管的尺寸可以减小晶体管的电容和电阻，从而提高逻辑门的响应速度。
•优化电源电压：增加电源电压可以提高晶体管的驱动能力，从而加快逻辑门的开关速度。
数字逻辑电路与系统设计蒋立平主编习题解答
第4章习题及解答用门电路设计一个4线—2线二进制优先编码器。
编码器输入为3210A A A A ，3A 优先级最高，0A 优先级最低，输入信号低电平有效。
输出为10Y Y ，反码输出。
电路要求加一G 输出端，以指示最低优先级信号0A 输入有效。
题 解：根据题意，可列出真值表，求表达式，画出电路图。
其真值表、表达式和电路图如图题解所示。
由真值表可知3210G A A A A =。
(a)0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 0 1 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10000000000000000000000000010100011111010110000103A 2A 1A 0A 1Y 0Y G真值表≥1&1Y 3A 2A 1&&1A 0Y &1GA 00 01 11 100010001111000000001101113A 2A 1A 0A 03231Y A A A A =+00 01 11 1000000011110001000011103A 2A 1A 0A 132Y A A =(b) 求输出表达式(c) 编码器电路图图 题解4.1试用3线—8线译码器74138扩展为5线—32线译码器。
译码器74138逻辑符号如图（a ）所示。
题 解：5线—32线译码器电路如图题解所示。
&&&&11EN01234567BIN/OCTENY 0&G 1G 2AG 2B42101234567BIN/OCTEN&G 1G 2A G 2B42101234567BIN/OCT EN&G 1G 2A G 2B42101234567BIN/OCT EN&G 1G 2A G 2B421A 0A 1A 2A 3A 4Y 7Y 8Y 15Y 16Y 23Y 24Y 31图 题解4.3写出图所示电路输出1F 和2F 的最简逻辑表达式。
数字集成电路分析与设计 第六章答案
CHAPTER 6P6.1. The on-resistance of a unit-sized NMOS device.LINEAR | SATURATIONOn-resistance of a unit-sized NMOS device051015202500.20.40.60.811.2V DSR D SThe average on-resistance is approximately 15kΩ. The expression for the average resistance value between DD V and 2DDV .()()()()()()()()222,,22,2223344V DD DSV DS DD DDDD DDV DDDS DD DS D satD satV V V V V I V I I ON DD ON ON DD GS T CN N DDD sat sat ox GS T R V R R V V VE L V I Wv C V V +++===-+==-P6.2. Since the signal must go around the ring twice for one oscillation, the period is :()()()()()()()()()()()()()()331531517301012.51021100.32727.5103100.3173ps TOT PLH PHL P LOAD N LOAD P N W EQP EQN g eff P N P N t N t t N R C R C N R R C W L L N R R C C W W W W --=+=+=+⎛⎫=+++ ⎪⎝⎭⎛⎫=⨯+⨯+ ⎪⎝⎭=⨯⨯=115.77GHz 173TOTf t ps=== Independent of inverter size.P6.3. SPICE.P6.4. The self-capacitance in these cases are the capacitances that will make the transition from0 to DD V or vice versa.a. In this case, all the internal nodes will be charged so the self-capacitance is :()2233313SELF eff eff C C W W W W W C W =++++=b. In this case, all the internal nodes but the one above the bottom NMOS transistor will be charged:()223310SELF eff eff C C W W W W C W =+++=c. If we assume a worst-case scenario, this node will be charged up to DD V from 0.()2233313SELF eff eff C C W W W W W C W =++++=d. The node above the bottom-most NMOS transistor has already been discharged.()223310SELF eff eff C C W W W W C W =+++=P6.5. SPICEP6.6. For optimum sizing given four inverters.()()()()()()()()()()()()44332214111111120012005.8911200203.895.891203.8934.645.89134.64 5.895.8915.8915.8945.890.525.5OUT NPE LE FO SE LE C C SE LE C C SE LE C C SE LE C C SE D LE FO P SE P =⨯=====⨯===⨯===⨯===⨯====⨯+=+=+=∏∑∑For the number of devices for optimum delay:log log log log log log12005.11log log 4N N SE SE PE SE PE N SE PEPE N SE =======Setting 5N =gives:()()()()()()()()5544332215114.1211200290.634.121290.6370.394.12170.3917.054.12117.05 4.124.1214.1214.1244.120.518.5OUT N SE LE C C SE LE C C SE LE C C SE LE C C SE LE C C SE D LE FO P SE P ===⨯===⨯===⨯===⨯===⨯====⨯+=+=+=∑∑P6.7. Solution for NAND3For the first NAND3, LE=5W/3W=5/3. For the second NAND3, the delay is not the same asthe basic inverter. So use the more general formula:310/25/33nand W R LE WR⨯== Same as the first case.a.For equal rise and fall time, we double the sizes of the transistors which leads to:313LE==b.For the pseudo-NMOS, we must first calculate the currents, which are different forpull-up and pull-down in the case of a pseudo-NMOS.For the case of the pull-up, only the PMOS is charging the output, for equal delays,we double the size of the PMOS and NMOS to obtain:23LE=P6.9.a.53 LE=b.53 LE=c.82,33 R FLE LE==d.4,23R FLE LE==P6.10.a.813RLE st gate =b.523FLE nd gate =()()()()()()()()()()()()()()45343433221411451110002222336.8711000145.656.87145.6535.366.8735.36 6.876.871 6.8716.8746.870.51 1.50.5OUT NN N PE LE FO SE LE C C SE LE C C SE LE C C SE LE C C SE D SE P SE P ⎛⎫⎛⎫=⨯== ⎪⎪⎝⎭⎝⎭===⨯===⨯===⨯===⨯====+=+=++++∏∑∑31=P6.12.()()()()()()()()()()()()()()()6345434332211546410001777833311.5510001173.2111.55173.2112511.5525411.5511.55111.551111.55OUT N N PE LE FO BE SE LE C BE C SE LE C BE C SE LE C BE C SE LE C BE C SE D SE P ⎛⎫⎛⎫⎛⎫=⨯⨯== ⎪⎪⎪⎝⎭⎝⎭⎝⎭===⨯⨯===⨯⨯===⨯⨯===⨯⨯====+∏()()41411.550.51 1.5251.2N SE P =+=++++=∑∑()()()()()()()()()()()635735445712(2)(4)800066730333314.6800011095.814.610951175.114.64512(4175.1500)533533OUT PE LE FO BE SE LE C BE C SE LE C BE C SE PE LE FO BE SE ⎛⎫⎛⎫⎛⎫=⨯⨯== ⎪⎪⎪⎝⎭⎝⎭⎝⎭===⨯⨯===⨯⨯===⎛⎫⎛⎫=⨯⨯=⨯+= ⎪⎪⎝⎭⎝⎭==∏∏()()()()()()()()()()()5343322151117.4712001114.317.54114.32317.517.5117.51117.53(17.5)214.60.51 1.5 2.25288.9NN N LE C BE C SE LE C BE C SE LE C BE C SE D SE P SE P =⨯⨯===⎛⎫⎪⨯⨯⎝⎭===⨯⨯====+=+=++++++=∑∑To minimize the delay, a estimate of the number of needed stages can be performed :log log 6637049.610log log 4SE PE N SE =∴===≈ The additional stages can be implemented as inverters attached at the input.P6.14. Consider the following situations :C LV inC LV outOutput high-to-low Output low-to-highIn the first case, the output is making a transition from high to low. The next inverter (not shown) has the PMOS in the cutoff region and the NMOS in the linear region. In these regions, the input capacitance of the next gate can be computed as follows:PMOS: C GP =C g x 2W x (1/2) NMOS: C GN =C g x WFor the output low-to-high transition, we have the PMOS linear and the NMOS cutoff: PMOS: C GP =C g x 2W NMOS: C GN =C g x W (1/2)Clearly, the second case has a larger total capacitance and hence a larger effective C g .P6.15. For this problem we examine ramp inputs as compared to step inputs. In both cases below,the transistors being driven enter the linear region and experience larger gate capacitances than the step input case. Therefore, C g is always larger for ramp inputs.C LC LV outpositive-going input ramp negative-going input rampV V DDP6.16. The FO4 delay for 0.18um is approximately 75ps. For 0.13um it is 55ps. Therefore, theconstant for the equation is roughly 420ps/um.。
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解：1）分析电路结构：略
2）求触发器激励函数：略
3)状态转移表：略
4)逻辑功能：实现串行二进制加法运算。X1X2为被加数和加数，Qn为低位来的进位，Qn+1表示向高位的进位。且电路每来一个CP，实现一次加法运算，即状态转换一次。
例如X1=110110，X2=110100，
则运算如下表所示：LSBMSB
RD
6.24试写出图6.24中各电路的状态编码表及模长。
解：（1）异步清0，8421BCD码（2）异步置9 5421BCD码
Q3Q2Q1Q0
Q0Q3Q2Q1
0000
0001
0010
0011
0100
M=5
0000
0001
0010
0011
0100
1000
1001
1100
M=8
6.25试用7490设计用8421BCD编码的模7计数器。（1）用R01、R02作反馈端；（2）用S91、S92作反馈端。
10000
11000
11100
11110
11111
01111
00111
00011
00001
0
0
0
0
0
1
。
6.39试写出图6.39的74194输出端的编码表及数据选择器输出端F处的序列信号。
解：F处的序列为：0100001011。
6.40写出图6.40中74161输出端的状态编码表及74151输出端产生的序列信号。
解：题6.7的状态转移表
X
Q4n
Q3n
Q2n
Q1n
Q4n+1
Q3n+1
Q2n+1
Q1n+1
Z
0
0
0
0
0
1
1
1
1
1
0
1
1
1
1
1
1
1
0
0
0
1
1
1
0
1
1
0
1
0
0
1
1
0
1
1
1
0
0
0
0
1
1
0
0
1
0
1
1
0
0
1
0
1
1
1
0
1
0
0
0
1
0
1
0
1
0
0
1
0
0
1
0
0
1
1
0
0
0
0
0
1
0
0
0
0
1
1
1
0
0
0
1
1
1
0
1
1
0
0
0
0
1
1
解：（a）(b)
CR=Q3Q1LD=Q3Q1
Q3Q2Q1Q0
Q3Q2Q1Q0
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
0011
0100
0101
0110
0111
1000
1001
1010
M=10M=8
6.17写出图6.17电路的状态转移表及模长M=?
解：状态转移表：
解：M=M1×M2=63
6.23试说明图6.23电路的模值为多少，并画出74160（Ⅰ）的Q0、Q1、Q2、Q3端，74160（Ⅱ）的Q0和RD端的波形，至少画出一个周期。
解：M=15
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
(Ⅰ)Q0
(Ⅰ)Q1
(Ⅰ)Q2
(Ⅰ)Q3
(Ⅱ)Q0
（1）101序列可以重叠，例如：X：010101101 Z：000101001
（2）101序列不可以重叠，如：X：0101011010 Z：0001000010
解：1）S0：起始状态，或收到101序列后重新开始检测。
S1：收到序列起始位“1”。
S2：收到序列前2位“10”。
2）
6.3对下列原始状态表进行化简：(a)
状态转移表：
Q0'Q1'Q2'Q3'Q4'Q5'Q6'Q7' Q8'
M0M1
操作
启动
1 1
准备并入
CP1
0D0'D1'D2' D3' D4' D5' D6' D7'
10
准备右移
CP2
10D0'D1'D2' D3' D4' D5' D6'
10
准备右移
CP3
1 10D0'D1'D2' D3' D4' D5'
（4）在制动开关（制动器）作用时，6个尾灯同时亮。若在转弯情况下制动，则3个转向尾灯正常动作，另一侧3个尾灯则均亮。
图P6.45
解：电路图如下：
题6.45电路图
6.46已知由T213构成的电路如图P6.46所示，试作出QA，QB，QC，QD，QCC的波形。
解：
题6.46波形图
提示：先用DFF构成M=5的计数器，再用Q3、Q2、Q1和CP设计一个组合网络实现输出波形。
CP
Z
000 001 010 011 100
解：
6.15试用DFF和与非门实现图6.15“待设计电路”。要求发光二极管前3s亮，后2s暗，如此周期性重复。
解：
6.16试写出图6.16中各电路的状态转移表。
（a）(b)
当X=0时为M=5的加法计数器，其状态为0，1，2，3，4。
当X=1时为M=5的减法计数器，其状态为7，6，5，4，3。
解：
6.10试改用D触发器实现第9题所述功能的电路。
解：略
6.11试用JKFF设计符合图6.11波形，并且具备自启动性的同步计数电路。
CP
0 1 2 3 4 5
Q1
Q2
Q3
解：略
6.12用四个DFF设计以下电路：
6.43试用74161、74151及少量与非门实现如下功能：当S=0时，产生序列1011010；当S=1时，产生序列1110100。
解：
题6.43电路图
6.44试用74161、74151及若干与非门设计一电路同时输出两个不同的序列信号：Z1=111100010和Z2=101110001。（不另加控制信号）
X=1
a
b/0
h/0
b
e/0
a/1
e
a/0
h/0
h
e/1
b/1
6.4试画出用MSI移存器74194构成8位串行并行码的转换电路（用3片74194或2片74194和一个D触发器）。
解：1）用3片74194：
2）用2片74194和一个D触发器
状态转移表同上。
6.5试画出74194构成8位并行串行码的转换电路
0
0
1
0
1
0
0
0
1
0
1
0
1
0
0
0
0
0
1
0
0
0
0
1
1
0
0
0
0
1
1
0
0
1
0
0
0
0
0
1
0
0
0
0
1
0
0
0
0
0
1
0
0
0
0
1
1
0
0
0
0
0
0
0
1
0
1
0
0
0
1
0
0
1
0
0
1
0
0
1
0
0
0
1
1
0
1
0
0
1
1
0
1
0
0
0
1
0
1
0
0
0
1
0
1
0
1
0
1
0
1
0
1
1
0
0
1
0
1
1
0
0
1
1
1
0
1
0
1
1
1
1
0
0
0
0
1
1
0
0
0
1
0
0
1
0
1
1
0
0
解：F处的序列信号为：1111000110。
6.41试写出图P6.41中74194输出端Q0处的序列信号。
解：Q0处的序列信号为：01110100110001。
6.42用74194设计序列信号发生器产生序列信号：
（1）1110010，…；
（2）101101,…。
解：（1）
（2）
题6.42（2）电路图
解：
6.37试用JKFF设计循环长度M=12的序列信号发生器。
解：该题要求设计一个已知序列长度的序列信号发生器，可以用修改最长线性序列的方法得到
6.38分析图6.28电路，试写出其编码表及模长。
解：状态编码表为：(其中Q0为第二个74194的Q0)
序号
Q0Q1Q2Q3Q0'