第5章 存储器
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微机原理第五章 存储器
eg：要将6116SRAM放在8088CPU最低地址区域
（00000H~007FFH）
A11
CPU
A19
…
A0~A10
6116 CS
2）部分译码法 系统总线中的地址总线除片内地址外，部分高位地址（不是
全部高位地址）接到片外译码电路中参加译码，形成片选信号。 因此对应于存储芯片中的单元可有多个地址 。
（二）内存与CPU连接时的速度匹配
对CPU来说，读/写存储器的操作都有固定的时序（对8086 来说需要4个时钟周期），由此也就决定了对内存的存取速 度要求。
（三）内存容量的配置、地址分配 1. 内存容量配置
• CPU寻址能力（地址总线的条数） 软件的大小（对于通用计算机，这项不作为主要因素）
2. 区域的分配 RAM ROM 3. 数据组织 （按字节组织） 16位数据，低位字节在前，高位字节在后，存储器奇偶分体 （四）存储器芯片选择 根据微机系统对主存储器的容量和速度以及所存放程序的不同等 方面的要求来确定存储器芯片。它包括芯片型号和容量的选择。
24V
S
SiO2 G
D
字线
Vcc 位 线 输 出
P+ + + P+ N衬底
浮栅MOS
位
D
线
浮栅管
S
特点： 1）只读， 失电后信息不丢失 2）紫外线光照后，可擦除信息， 3）信息擦除可重新灌入新的信息（程序） 典型芯片（27XX） 2716（2K×8位），2764（8K ×8位）……
D0 D8
CE
址
线
存储体
启动
控制逻辑 控制线
读 写
数 据 CPU
电寄
路存
器数
（00000H~007FFH）
A11
CPU
A19
…
A0~A10
6116 CS
2）部分译码法 系统总线中的地址总线除片内地址外，部分高位地址（不是
全部高位地址）接到片外译码电路中参加译码，形成片选信号。 因此对应于存储芯片中的单元可有多个地址 。
（二）内存与CPU连接时的速度匹配
对CPU来说，读/写存储器的操作都有固定的时序（对8086 来说需要4个时钟周期），由此也就决定了对内存的存取速 度要求。
（三）内存容量的配置、地址分配 1. 内存容量配置
• CPU寻址能力（地址总线的条数） 软件的大小（对于通用计算机，这项不作为主要因素）
2. 区域的分配 RAM ROM 3. 数据组织 （按字节组织） 16位数据，低位字节在前，高位字节在后，存储器奇偶分体 （四）存储器芯片选择 根据微机系统对主存储器的容量和速度以及所存放程序的不同等 方面的要求来确定存储器芯片。它包括芯片型号和容量的选择。
24V
S
SiO2 G
D
字线
Vcc 位 线 输 出
P+ + + P+ N衬底
浮栅MOS
位
D
线
浮栅管
S
特点： 1）只读， 失电后信息不丢失 2）紫外线光照后，可擦除信息， 3）信息擦除可重新灌入新的信息（程序） 典型芯片（27XX） 2716（2K×8位），2764（8K ×8位）……
D0 D8
CE
址
线
存储体
启动
控制逻辑 控制线
读 写
数 据 CPU
电寄
路存
器数
第五章 存储器接口设计与应用
综上所述，一个较大的存储系统是由各种不同类 型的存储设备构成，是一个具有多级层次结构的 存储系统。该系统既有与CPU相近的速度，又有 极大的容量，而成本又是较低的。其中高速缓存 解决了存储系统的速度问题，辅助存储器则解决 了存储系统的容量问题。采用多级层次结构的存 储器系统可以有效的解决存储器的速度、容量和 价格之间的矛盾。
5.2.2 SDRAM工作原理
SDRAM在系统中主要用作程序的运行空间、数据 及堆栈区。当系统启动时，CPU首先从复位地址 0x0处读取启动代码，在完成系统的初始化后，程 序代码调入SDRAM中运行以提高系统的运行速度 ，同时，系统及用户堆栈、运行数据也都放在 SDRAM中。 SDRAM存储一个位的消息只需要一只晶体管，但 是需要周期性地充电，才能使保存的信息不消失 。 SDRAM共用它的行、列地址线，行地址和列地址 的选通分别有行地址选通引脚CAS和列地址选通 引脚RAS来进行分时控制。
3
5.1 存储器概述
存储器是计算机系统中的记忆设备，用来存放程 序和数据。CPU执行指令，而存储器为CPU存放 指令和数据，从物理层面上来说，存储器系统是 一个线性的字节数组，而CPU可以访问每个存储 器位置。计算机中全部信息，包括插入的原始数 据、计算机程序、中间运行结果和最终运行结果 都保存在存储器中，它根据控制器指定的位置存 入和取出信息。有了存储器，计算机才有记忆功 能，才能保证正常工作。
S5PV210的引导区分为两部分，分别是0x00000x1FFF_FFFF和0XD002_0000-0xD003_7FFF的空 间。系统上电后，从引导区开始执行Boot Loader 程序。 S5PV210的SROM分为6个Bank，每个Bank有 128MB。可以支持8/16位的NOR Flash、PROM和 SRAM存储器，并且支持8/16位的数据总线。 比较特殊的是Bank0，它只支持16位带宽，不能改 变。
五章存储器ppt课件
CS 6116 WE ③ D7～ D0
A0～ A10
CS 6116 WE ④ D7～ D0
第5章 半导体存储器
部分译码法
第5章 半导体存储器
线选法
线选法是指高位地址线不经过译码，直接作为存 储芯片旳片选信号。
每根高位地址线接一块芯片，用低位地址线实现 片内寻址。
线选法旳优点是构造简朴，缺陷是地址空间挥霍 大，整个存储器地址空间不连续，而且因为部分 地址线未参加译码，还会出现地址重叠
第5章 半导体存储器
存储器容量扩充
位数扩充
A9～A0 片选
D7～D4 D3～D0
第5章 半导体存储器
A9～A0
CE
2114
A9～A0 CE 2114
（2） I/O4～I/O1
（1）
I/O4～I/O1
存储器容量扩充
单元数扩充
0000000001
译码器
A19～A10
0000000000
片选端
CE （1）
CS 6116 WE ④ D7～ D0
第5章 半导体存储器
全译码法
第5章 半导体存储器
部分译码法
部分译码法是将高位地址线中旳一部分（而不是 全部）进行译码，产生片选信号。
该措施常用于不需要全部地址空间旳寻址能力， 但采用线选法地址线又不够用旳情况。
采用部分译码法时，因为未参加译码旳高位地址 与存储器地址无关，所以存在地址重叠问题。
间 tRH :地址无效后数据应保持旳时间 tOH :OE*结束后数据应保持旳时间
第5章 半导体存储器
SRAM写时序
第5章 半导体存储器
SRAM写时序
TWC :写周期时间 tAW :地址有效到片选信号失效旳间隔时间 TWB :写信号撤消后地址应保持旳时间 TCW :片选信号有效宽度 TAS :地址有效到WE*最早有效时间 tWP :写信号有效时间 T时W间HZ :写信号有效到写入数据有效所允许旳最大 TDW :写信号结束之前写入数据有效旳最小时间 TDH :写信号结束之后写入数据应保持旳时间
A0～ A10
CS 6116 WE ④ D7～ D0
第5章 半导体存储器
部分译码法
第5章 半导体存储器
线选法
线选法是指高位地址线不经过译码，直接作为存 储芯片旳片选信号。
每根高位地址线接一块芯片，用低位地址线实现 片内寻址。
线选法旳优点是构造简朴，缺陷是地址空间挥霍 大，整个存储器地址空间不连续，而且因为部分 地址线未参加译码，还会出现地址重叠
第5章 半导体存储器
存储器容量扩充
位数扩充
A9～A0 片选
D7～D4 D3～D0
第5章 半导体存储器
A9～A0
CE
2114
A9～A0 CE 2114
（2） I/O4～I/O1
（1）
I/O4～I/O1
存储器容量扩充
单元数扩充
0000000001
译码器
A19～A10
0000000000
片选端
CE （1）
CS 6116 WE ④ D7～ D0
第5章 半导体存储器
全译码法
第5章 半导体存储器
部分译码法
部分译码法是将高位地址线中旳一部分（而不是 全部）进行译码，产生片选信号。
该措施常用于不需要全部地址空间旳寻址能力， 但采用线选法地址线又不够用旳情况。
采用部分译码法时，因为未参加译码旳高位地址 与存储器地址无关，所以存在地址重叠问题。
间 tRH :地址无效后数据应保持旳时间 tOH :OE*结束后数据应保持旳时间
第5章 半导体存储器
SRAM写时序
第5章 半导体存储器
SRAM写时序
TWC :写周期时间 tAW :地址有效到片选信号失效旳间隔时间 TWB :写信号撤消后地址应保持旳时间 TCW :片选信号有效宽度 TAS :地址有效到WE*最早有效时间 tWP :写信号有效时间 T时W间HZ :写信号有效到写入数据有效所允许旳最大 TDW :写信号结束之前写入数据有效旳最小时间 TDH :写信号结束之后写入数据应保持旳时间
微机原理第5章存储器
26
A11
A6
Y地址译码器
A11 X
26
地址
译码
A6 器
数据输入
DIN
输入
缓冲器
R/W读写输入
CS片选择
存储单元矩阵 n个 NXM
（4096XI）
写入 读出
输入 缓冲器
典型存储器的组成框图
数据输出
DOUT
第二节：存储系统基本概念和性能指标
衡量存储器的技术指标
存 储 器 容 量
存 取 速 度
功
存 储 带 宽
第三节：存储系统的分类和原理
3.2.1 静态 RAM (SRAM)
典型的静态RAM芯片：6116（2KB×8位）、6264（8KB×8 位）、62256（32KB×8位）、628128（128KB×8位）等。
第三节：存储系统的分类和原理
3.2.2 动态 RAM (DRAM)
第三节：存储系统的分类和原理
到了晶体管计算机时期(1959～1964)，主存储器均采用磁心存储器，磁 鼓和磁盘开始用作主要的辅助存储器。不仅科学计算用计算机继续发展，而 且中、小型计算机，特别是廉价的小型数据处理用计算机开始大量生产。
1964年，在集成电路计算机发展的同时，计算机也进入了产品系列化的 发展时期。半导体存储器逐步取代了磁心存储器的主存储器地位，磁盘成了 不可缺少的辅助存储器，并且开始普遍采用虚拟存储技术。随着各种半导体 只读存储器和可改写的只读存储器的迅速发展，以及微程序技术的发展和应 用，计算机系统中开始出现固件子系统。
1） RAM也称读写存储器，对该存储器内部的任何一个存储单元，既可 以读出（取），也可以写入（存）；
2）存取用的时间与存储单元所在的物理地址无关； 3）主要用作主存，也可作为高速缓存使用； 通常说的内存容量均指
A11
A6
Y地址译码器
A11 X
26
地址
译码
A6 器
数据输入
DIN
输入
缓冲器
R/W读写输入
CS片选择
存储单元矩阵 n个 NXM
（4096XI）
写入 读出
输入 缓冲器
典型存储器的组成框图
数据输出
DOUT
第二节：存储系统基本概念和性能指标
衡量存储器的技术指标
存 储 器 容 量
存 取 速 度
功
存 储 带 宽
第三节：存储系统的分类和原理
3.2.1 静态 RAM (SRAM)
典型的静态RAM芯片：6116（2KB×8位）、6264（8KB×8 位）、62256（32KB×8位）、628128（128KB×8位）等。
第三节：存储系统的分类和原理
3.2.2 动态 RAM (DRAM)
第三节：存储系统的分类和原理
到了晶体管计算机时期(1959～1964)，主存储器均采用磁心存储器，磁 鼓和磁盘开始用作主要的辅助存储器。不仅科学计算用计算机继续发展，而 且中、小型计算机，特别是廉价的小型数据处理用计算机开始大量生产。
1964年，在集成电路计算机发展的同时，计算机也进入了产品系列化的 发展时期。半导体存储器逐步取代了磁心存储器的主存储器地位，磁盘成了 不可缺少的辅助存储器，并且开始普遍采用虚拟存储技术。随着各种半导体 只读存储器和可改写的只读存储器的迅速发展，以及微程序技术的发展和应 用，计算机系统中开始出现固件子系统。
1） RAM也称读写存储器，对该存储器内部的任何一个存储单元，既可 以读出（取），也可以写入（存）；
2）存取用的时间与存储单元所在的物理地址无关； 3）主要用作主存，也可作为高速缓存使用； 通常说的内存容量均指
微机原理第5章半导体存储器(精)
2
高速缓冲存储器(Cache)。这个存储器 所用芯片都是高速的,其存取速度可与微处 理器相匹配,容量由几十K～几百K字节,通常 用来存储当前使用最多的程序或数据。
内存储器,速度要求较快(低于Cache),有一 定容量(受地址总线位数限制),一般都在几十 兆字节以上。
3
外存,速度较慢,但要求容量大,如软盘, 硬盘,光盘等。其容量可达几百兆至几十个 GB,又称“海量存储器”,通常用来作后备存 储器,存储各种程序和数据,可长期保存,易于 修改,要配置专用设备。
M / IO
•
1
前1K
A11
•
1
后1K
23
前 1K A =0 11 0000000000000000 ～ 0000001111111111B 即 0000～03FFH
后 1K A =1 11 0000100000000000 ～0000101111111111B 即 0800～0BFFH
可见,地址不连续!
选用存储器时,存取速度最好选与CPU 时序相匹配的芯片。另外在满足存储器总 容量前提下,尽可能选用集成度高,存储容量 大的芯片。
14
5.2 读写存储器RAM
5.2.1 静态RAM(SRAM) SRAM的基本存储电路由6个MOS管
组成,为双稳态触发器，其内部结构请自 己看书。
⒈ 2114存储芯片,为1K*4位
27
图中数据总线驱动器采用74LS245,其逻
辑框图与功能表三态如下:
门
A
•
•B
使能 方向控制
G
DIR
操作
&
•
•
0
0
BA
0
1
AB
高速缓冲存储器(Cache)。这个存储器 所用芯片都是高速的,其存取速度可与微处 理器相匹配,容量由几十K～几百K字节,通常 用来存储当前使用最多的程序或数据。
内存储器,速度要求较快(低于Cache),有一 定容量(受地址总线位数限制),一般都在几十 兆字节以上。
3
外存,速度较慢,但要求容量大,如软盘, 硬盘,光盘等。其容量可达几百兆至几十个 GB,又称“海量存储器”,通常用来作后备存 储器,存储各种程序和数据,可长期保存,易于 修改,要配置专用设备。
M / IO
•
1
前1K
A11
•
1
后1K
23
前 1K A =0 11 0000000000000000 ～ 0000001111111111B 即 0000～03FFH
后 1K A =1 11 0000100000000000 ～0000101111111111B 即 0800～0BFFH
可见,地址不连续!
选用存储器时,存取速度最好选与CPU 时序相匹配的芯片。另外在满足存储器总 容量前提下,尽可能选用集成度高,存储容量 大的芯片。
14
5.2 读写存储器RAM
5.2.1 静态RAM(SRAM) SRAM的基本存储电路由6个MOS管
组成,为双稳态触发器，其内部结构请自 己看书。
⒈ 2114存储芯片,为1K*4位
27
图中数据总线驱动器采用74LS245,其逻
辑框图与功能表三态如下:
门
A
•
•B
使能 方向控制
G
DIR
操作
&
•
•
0
0
BA
0
1
AB
微机原理第5章存储器系统
71
3. 工作方式
数ห้องสมุดไป่ตู้读出 字节写入：每一次BUSY正脉冲写
编程写入
入一个字节
自动页写入：每一次BUSY正脉冲写
入一页（1~ 32字节）
字节擦除：一次擦除一个字节 擦除
片擦除：一次擦除整片
72
4. EEPROM的应用
可通过编写程序实现对芯片的读写； 每写入一个字节都需判断READY / BUSY
主存储器 虚拟存储系统
磁盘存储器
8
Cache存储系统
对程序员是透明的 目标：
提高存储速度
Cache
主存储器
9
虚拟存储系统
对应用程序员是透明的。 目标：
扩大存储容量
主存储器
磁盘存储器
10
3. 主要性能指标
存储容量（S）（字节、千字节、兆字节等） 存取时间（T）（与系统命中率有关）
端的状态，仅当该端为高电平时才可写 入下一个字节。
P219例
73
四、闪速EEPROM
特点：
通过向内部控制寄存器写入命令的方法 来控制芯片的工作方式。
74
工作方式
数据读出
读单元内容 读内部状态寄存器内容 读芯片的厂家及器件标记
CAS：列地址选通信号。
地址总线上先送上行地址，后送上列地址，它们 分别在#RAS和#CAS有效期间被锁存在锁存器中。
WE：写允许信号
DIN： 数据输入
WE=0 WE=1
数据写入 数据读出
DOUT：数据输出
49
3. 2164在系统中的连接
与系统连接图
50
三、存储器扩展技术
51
1. 存储器扩展
1 A15 1 A14 1 A13
3. 工作方式
数ห้องสมุดไป่ตู้读出 字节写入：每一次BUSY正脉冲写
编程写入
入一个字节
自动页写入：每一次BUSY正脉冲写
入一页（1~ 32字节）
字节擦除：一次擦除一个字节 擦除
片擦除：一次擦除整片
72
4. EEPROM的应用
可通过编写程序实现对芯片的读写； 每写入一个字节都需判断READY / BUSY
主存储器 虚拟存储系统
磁盘存储器
8
Cache存储系统
对程序员是透明的 目标：
提高存储速度
Cache
主存储器
9
虚拟存储系统
对应用程序员是透明的。 目标：
扩大存储容量
主存储器
磁盘存储器
10
3. 主要性能指标
存储容量（S）（字节、千字节、兆字节等） 存取时间（T）（与系统命中率有关）
端的状态，仅当该端为高电平时才可写 入下一个字节。
P219例
73
四、闪速EEPROM
特点：
通过向内部控制寄存器写入命令的方法 来控制芯片的工作方式。
74
工作方式
数据读出
读单元内容 读内部状态寄存器内容 读芯片的厂家及器件标记
CAS：列地址选通信号。
地址总线上先送上行地址，后送上列地址，它们 分别在#RAS和#CAS有效期间被锁存在锁存器中。
WE：写允许信号
DIN： 数据输入
WE=0 WE=1
数据写入 数据读出
DOUT：数据输出
49
3. 2164在系统中的连接
与系统连接图
50
三、存储器扩展技术
51
1. 存储器扩展
1 A15 1 A14 1 A13
存储器
外存平均访问时间ms级: 硬盘 9~10ms 光盘 80~120ms 内存平均访问时间ns级: SRAM Cache1 ~ 5ns SDRAM内存 7~15ns EDO内存 60~80ns EPROM存储器 100~400ns
5.1.3 半导体存储器芯片的结构
地 址 寄 存 地 址 译 码
存储体
– – – – – – 8根地址线 A7～A0 1根数据输入线 DIN 1根数据输出线 DOUT 行地址选通 RAS* 列地址选通 CAS* 读写控制 WE*
NC DIN WE* RAS* A0 A2 A1 GND
1 2 3 4 5 6 7 8
16 15 14 13 12 11 10 9
VSS CAS* DOUT A6 A3 A4 A5 A7
5.2.3 动态RAM
• DRAM的基本存储单元是单个场效应管及其极 间电容 • 每个基本存储单元存储二进制数一位 • 许多个基本存储单元形成行列存储矩阵 • 必须配备“读出再生放大电路”进行刷新 • 每次同时对一行的存储单元进行刷新
• DRAM一般采用“位结构”存储体： –每个存储单元存放一位 –需要8个存储芯片构成一个字节单元 –每个字节存储单元具有一个地址
一、DRAM一般结构
Ed T0 B 位线 C0 Y选择线 （列） T2 A 数据线
字线 X(行)选择线 C C1 T1
预充
特点：外部地址线是内部地址的一半
动态RAM的举例－Intel 2164
4.2 随机读写存储器（RAM）
二、DRAM芯片2164
• 存储容量为 64K×1 • 16个引脚：
Cache
CPU I/O接口
内存
外存
5.1 半导体存储器的分类
微机原理和接口技术-5-2 存储系统
0110000000000000 1111111111111111
20
Zuo 华中科技大学计算机学院
微机原理与接口技术---Chapter5 存储器
例3 （1）解：如果ROM和RAM存储器芯片都采用 8K×1的芯片，试画出存储器与CPU的连接图。
MREQ# A15-0 R/W#
CPU
D7~D0
OE#
例2解
微机原理与接口技术---Chapter5 存储器
MREQ# A20-0 R/W#
CPU
D7~D0
OE#
A20-18
000
3-8译码器
001
010
A17-0
WE A CS
256K ×8
D
WE A CS
256K ×8
D
WE A CS
256K ×8
D
D7~D0
D7~D0
D7~D0
…
111
WE A CS
如果采用的字节编址方式，则需要20条地址线，因为220=1024K byte。
注：字编址方式时，每个32位字地址能够访问4个字节； 如果按照字节编址方式，则每个地址只对应一个字节， 因此所需的地址数是前者的4倍， 218* 4=220 ，即需要20条地址线）
13
Zuo 华中科技大学计算机学院
微机原理与接口技术---Chapter5 存储器
解：256K*8位SRAM芯片包含18根地址线 (1) 该存储器需要2048K/256K = 8片SRAM芯片； (2) 需要21条地址线， 因为221=2048K， 其中高3位经过译码器输出后用于芯片选择， 低18位作为每个存储器芯片的地址输入。 (3) 该存储器与CPU连接的结构图如下。
20
Zuo 华中科技大学计算机学院
微机原理与接口技术---Chapter5 存储器
例3 （1）解：如果ROM和RAM存储器芯片都采用 8K×1的芯片，试画出存储器与CPU的连接图。
MREQ# A15-0 R/W#
CPU
D7~D0
OE#
例2解
微机原理与接口技术---Chapter5 存储器
MREQ# A20-0 R/W#
CPU
D7~D0
OE#
A20-18
000
3-8译码器
001
010
A17-0
WE A CS
256K ×8
D
WE A CS
256K ×8
D
WE A CS
256K ×8
D
D7~D0
D7~D0
D7~D0
…
111
WE A CS
如果采用的字节编址方式，则需要20条地址线，因为220=1024K byte。
注：字编址方式时，每个32位字地址能够访问4个字节； 如果按照字节编址方式，则每个地址只对应一个字节， 因此所需的地址数是前者的4倍， 218* 4=220 ，即需要20条地址线）
13
Zuo 华中科技大学计算机学院
微机原理与接口技术---Chapter5 存储器
解：256K*8位SRAM芯片包含18根地址线 (1) 该存储器需要2048K/256K = 8片SRAM芯片； (2) 需要21条地址线， 因为221=2048K， 其中高3位经过译码器输出后用于芯片选择， 低18位作为每个存储器芯片的地址输入。 (3) 该存储器与CPU连接的结构图如下。
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存储器系统的总容量为8K×8，即8K字节 每片RAM芯片的容量为2K×8，即2K字节 所以：需要芯片总数为_____
进行片内寻址和片间寻址地址 线的分配
由于6116芯片有2K个存储单元，所以需 要____根地址线，才能选择其中某一个 存储单元 选择8086地址总线A0～A19中的低_____ 地址线进行片内寻址 选择8086地址总线A0～A19中的高_____ 地址线进行片间寻址
存储信息的原理
利用电容存储电荷来保存信息的，由于电容 会缓慢放电而丢失信息，所以必须定时对电 容充电，称为刷新。 刷新：把存储单元的数据进行读出，经过读 放大器放大之后再写入该存储单元以保存电 容中的电荷。
DRAM结构特点
DRAM的地址线是复用的，即地址线分为 行地址和列地址两部分。在对存储单元 进行访问时，由行地址选通信号RAS把行 地址送入行地址锁存器；再由列地址选 通信号CAS把列地址送入列地址锁存器 CPU与DRAM之间的信息交换由DRAM控 制器完成。
芯片数目及片内寻址
对ROM芯片2732（4K×8），8K字用__ 片组成；片内用___根地址线_________ 对RAM芯片6264（8K×8），8K字用__ 片组成；片内用___根地址线_________
片间寻址地址线的分配
74LS138的输入端C、B、A分别连接地址线 A16~A14，控制端G1、G2A、G2B分别连接M/IO 和A17、A18 74LS138译码器输出Y0、Y1完成ROM和RAM芯 片的选择 由于ROM和RAM芯片容量不同，ROM为4K×8， 需要12根地址线，RAM为8K×8，需要13根地 址线；因此A13和Y0输出进行二次译码，来选择 两组ROM芯片，这样可以保证存储器地址的连 续
解题步骤
74LS138芯片介绍 存储器芯片数目的确定 进行片内寻址和片间寻址地址线如何分配？ 用于片间寻址时，地址线如何译码形成片选信 号？ 需要的控制信号的类型及如何与存储器系统中 的芯片相连？ 画出逻辑电路图 写出各存储器芯片的地址范围
74LS138芯片介绍
存储器芯片数目的确定
DRAM芯片 Intel2164
NC DIN WE RAS A0 A1 A2
GND
1 2 3 4 5 6 7 8
16 15 14 13 12 11 10 9
Vss (+5V) CAS DOUT A6 A3 A4 A5 A7
A0～A7 ：地址线 （复用） DIN：数据输入 DOUT ：输入输出 WE ：读写控制信 号 RAS:行选通信号 CAS：列选通信号
读/写情况
在偶地址读/写一个字 在奇地址读/写一个字节 在偶地址读/写一个字节 无效
奇地址字的读取
BHE A0 1 数据总线使用情况
0
1
0
先从奇地址读取一个字节，即读取 数据总线的高8位(D15~D8)，组成字 的低位字节 再从相邻的偶地址读取一个字节， 即读取数据总线的低8位(D15~D8)， 组成字的高位字节
偶地址和奇地址存储体的选择
A0和BHE分别选择偶地址和奇地址存储体； 若A0=0选中偶地址存储体，即连接到数 据总线的低8位；若BHE=0选中奇地址存 储体，即连接到数据总线的高8位；若A0 和BHE均为0，两个存储体全选中，读/写 一个字
字、字节读写逻辑
BHE
0 0 1 1
A0
0 1 0 1
所要考虑的问题
CPU总线的负载能力 CPU的时序和存储器存取速度之间的配合 存储芯片的选取及数目 片内寻址和片间寻址地址线的分配 译码电路的选取（有线性译码、全译码和部分译码 方式） 数据线、控制线的连接
举例说明
举例（1）
RAM芯片Intel6264容量为8K×8位，用2 片SRAM芯片6264，组成16K×8位的存 储器系统。地址选择的方式是将地址总 线低13位（A12～A0）并行的与存储器芯 片的地址线相连，而CS端与高地址线相 连。 要求：写出解题步骤和画出系统的电路 图。
片间寻址地址线的译码
采用部分译码方式：
1# RAM芯片的片选端 2# RAM芯片的片选端 3# RAM芯片的片选端 4# RAM芯片的片选端
逻辑电路图
每个存储器芯片的地址空间
A19 A18 A17=000时
#1: #2: #3: #4: #1: #2: #3: #4:
04000H~047FFH 04800H~04FFFH 05000H~05700H 05800H~05FFFH 24000H~247FFH 24800H~24FFFH 25000H~25700H 25800H~25FFFH
RAM存储器低8位和高8位的选择
对于第一个RAM芯片6264，由于它有两 个片选端CE1和CE2，因此CE1连到 74LS138的Y1，CE2连到A0，作为偶地址 存储体； 对于第二个RAM芯片6264，CE1直接连到 74LS138的Y1，CE2连到BHE，作为奇地 址存储体；
ROM存储器低8位和高8位的选择
Intel 2164 (64K×1)
高集成度的DRAM及内存条
把若干DRAM芯片安装在一块印刷电路板上， 构成具有一定容量的存储器（其输入与输出线 都已标准化），只要将其插入到主板上提供的 存储条插座上，就可形成微型计算机内存。这 种标准化的存储器配件称“内存条”。 内存芯片
内存插槽
内存条
SRAM和DRAM的比较
CACHE的工作原理
平时，系统程序、应用程序以及用户数 据是存放在硬盘中的； 在系统运行时，正在执行的程序或需要 常驻的程序由操作系统从硬盘中装入主 存储器中； 而在主存储器中经常被CPU使用的一部分 内容，要“拷贝”到CACHE存储器中， 与CPU一起高速运行。
PC机中分级存储器结构
可编程可擦除ROM(EPROM)
SRAM芯片 HM6116
A A7 A6 A5 A4 A3 A2 A1
I/O0 I/O 1 I/O 2
3 GND
1 2 3 4 5 6 7 8 9 10 11 12
13 14 15 16 17 18 19 20 21 22 23 24
VCC （+5V） A 8 A
9 WE
OE A
10 CE I/O I/O 8 I/O Hale Waihona Puke I/O 6 I/O 5 4
结构
1024×1的存储芯片介绍
1024：表示该芯片内部存储单元的数目， 这个数决定存储芯片地址线的数目。 1：表示该芯片每个存储单元存储信息的 位数，这个数决定存储芯片数据线的数 目。
1024×1的存储芯片内部结构
典型的SRAM芯片
典型的SRAM芯片有：
2114（2K×4） 6116（2K×8） 6264（8K×8） 62128（16K×8） 62256（32K×8）
A0～A10 :地址线 I/O0～7:数据线 WE:写允许信号， 低电平有效 OE:读允许信号， 低电平有效 CE:片选
HM6116（2K×8）
SRAM与CPU的连接
地址总线 地址线
CS
OE WE
An-A0
控制总线
CPU
数据总线
存储器 接口 电路
SRAM
I/O8-I/O1
数据线
动态随机存取存储器(DRAM)
Intel 2764 8K×8
EPROM工作方式
信号
读方式
VCC +5v +5v +5v
VPP +5v +12v +12v
CE 低 高 低
OE 低 高 低
PGM 低
D7~D0
输出
编程 方式 检验 方式
正脉冲 输入
低
输出
备用 方式
未选中
+5v
+5v
+5v
+5v
无关
高
无关
无关
高
无关
高阻
高阻
存储器系统的设计
单元电路是由6个MOS管组成的双稳态触发器电路 来存储0或者1，0或1的状态能一直保持，直到重新 写入新数据；数据的读出是非破坏性的，数据读出 后，原始的信息保持不变。 存储矩阵，决定存储器中存储单元的排列形式，有 字结构和位结构两种 地址译码器，用来选择存储单元，有线性译码和复 合译码两种，通常采用复合译码 控制逻辑与三态数据缓冲器，控制CS、WR、RD信 号
SRAM
集成度 低
DRAM
高
容量 刷新 速度
应用场合
小 无 快
CACHE
大 附加刷新电路 较慢
内存条
高速缓冲存储器（CACHE）
CACHE的作用 CACHE的工作原理
CACHE的作用
为了克服CPU与主存储器的速度的差异， 充分发挥CPU的速度优势，而在主存和 CPU之间设置一个容量小而速度快的存储 器，通常由SRAM构成。
74LS138与A13的译码输出有两个信号， 分别选择两个ROM字存储体； 将A0和BHE再与这两个信号进行二次译码， 译出四个信号，分别选择两个字存储体 中的低位字节和高位字节。 画出电路图
二次译码电路图
图5-17 1＃芯 片
图5-17 2＃芯 片
控制信号的连接
ROM芯片的OE信号连到RD信号，完成数 据的读出 RAM芯片的OE信号连到RD信号，完成数 据的读出；WE信号连到WR信号，完成 数据的写入 M/IO为高电平选择存储器 A0和BHE