倍频电路设计

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光栅四倍频细分电路模块的分析与设计

光栅四倍频细分电路模块的分析与设计

给出一种新的光栅位移传感器的四倍频细分电路设计方法.采用可编程逻辑器件(CPLD)设计了一种全新的细分模块,利用Verilog HDL语言编写四倍频细分、辨向及计数模块程序,并进行了仿真.仿真结果表明,与传统方法相比,新型的设计方法开发周期短,集成度高,模块化,且修改简单容易.关键词:光栅位移传感器;四倍频细分;可编程逻辑器件(CPLD)光栅位移传感器是基于莫尔条纹测量的一种传感器,要提高其测量分辨率,对光栅输出信号进行细分处理是必要环节.在实际应用中,通常采用四倍频的方法提高定位精度.四倍频电路与判向电路设计为一个整体,称为四倍频及判向电路.能够实现四倍频的电路结构很多,但在应用中发现,由于某些四倍频电路的精度或稳定性不高,使传感器整体性能下降.作者在分析几种常见四倍频电路的基础上,针对不同的应用,设计了两种不同的四倍频电路实现方案,并对这两种方案的结构和使用方法进行了比较和仿真.1 四倍频电路设计原理光栅传感器输出两路相位相差为90的方波信号A和B.如图l所示,用A,B两相信号的脉冲数表示光栅走过的位移量,标志光栅分正向与反向移动.四倍频后的信号,经计数器计数后转化为相对位置.计数过程一般有两种实现方法:一是由微处理器内部定时计数器实现计数;二是由可逆计数器实现对正反向脉冲的计数.光栅信号A,B有以下关系.①当光栅正向移动时,光栅输出的A相信号的相位超前B相90,则在一个周期内,两相信号共有4次相对变化:00→10→11→01→00.这样,如果每发生一次变化,可逆计数器便实现一次加计数,一个周期内共可实现4次加计数,从而实现正转状态的四倍频计数.②当光栅反向移动时,光栅输出的A相信号的相位滞后于B相信号90,则一个周期内两相信号也有4次相对变化:00→01→11→10→00.同理,如果每发生一次变化,可逆计数器便实现一次减计数,在一个周期内,共可实现4次减计数,就实现了反转状态的四倍频计数.③当线路受到干扰或出现故障时,可能出现其他状态转换过程,此时计数器不进行计数操作.综合上述分析,可以作出处理模块状态转换图(见图2),其中“+”、“-”分别表示计数器加/减1,“0”表示计数器不动作.2 传统模拟细分电路传统的倍频计数电路如图3所示,它由光栅信号检测电路,辨向细分电路,位置计数电路3部分组成.光栅信号检测电路由光敏三极管和比较器LM339组成.来自光栅的莫尔条纹照射到光敏三极管T a和Tb上,它们输出的电信号加到LM339的2个比较器的正输入端上,从LM339输出电压信号Ua,Ub整形后送到辨向电路中.芯片7495的数据输入端Dl接收Ua,D0接收Ub,接收脉冲由单片机的ALE端提供.然后信号经过与门Y1,Y2和或门E1,E2,E3组成的电路后,送到由2片74193串联组成的8位计数器.单片机通过P1口接收74193输出的8位数据,从而得到光栅的位置采用上述设计方案,往往需要增加较多的可编程计数器,电路元器件众多、结构复杂、功耗增加、稳定性下降.3 基于CPLD实现的光栅四细分、辨向电路及计数器的设计采用CPLD实现光栅传感器信号的处理示意图如图4所示,即将图3中3个部分的模拟逻辑电路全部集成在一片CPLD芯片中,实现高集成化.由于工作现场的干扰信号使得光栅尺输出波形失真,所以将脉冲信号通过40106施密特触发器及RC滤波整形后再送入CPLD,由CPLD对脉冲信号计数和判向,并将数据送入内部寄存器.3.1 CPLD芯片的选择CPLD芯片选用ALTERA公司的MAX7000系列产品EPM7128S,该芯片具有高阻抗、电可擦、在系统编程等特点,可用门单元为2 500个,管脚间最大延迟为5μs工作电压为+5 V.仿真平台采用ALTERA公司的QUARTUSⅡ进行开发设计.3.2 四细分与辨向电路四细分与辨向模块逻辑电路如图5所示,采用10MB晶振产生全局时钟CLK,假设信号A超前于B时代表指示光栅朝某一方向移动,A 滞后于B时表示光栅的反方向移动.A,B信号分别经第一级D触发器后变为A',B'信号,再经过第二级D触发器后变为A″,B″信号.D 触发器对信号进行整形,消除了输入信号中的尖脉冲影响,在后续倍频电路中不再使用原始信号A,B,因而提高了系统的抗干扰性能.在四倍频辨向电路中,采用组合时序逻辑器件对A'A″,B'B″信号进行逻辑组合得到两路输出脉冲:当A超前于B时,ADD为加计数脉冲,MIMUS保持高电平;反之,当A滞后于B时,ADD保持高电平,MINUS为减计数脉冲.对比图5和图2可以看出,新型设计方法使用的器件数较传统方法大大减少,所以模块功耗显著降低.系统布线在芯片内部实现,抗干扰性强.由于采用的是可编程逻辑器件,对于系统的修改和升级只需要修改相关的程序语句即可,不用重新设计硬件电路和制作印刷电路板,使得系统的升级和维护的便捷性大大提高.4 四倍频细分电路模块的仿真根据图2所示的状态转换图,利用硬件描述语言Verilog HDL描述该电路功能,编程思想为将A,B某一时刻的信号值的状态合并为状态的判断标志state,并放入寄存器prestate.当A,B任一状态发生变化时,state值即发生改变,将此时的state值与上一时刻的prestate 进行比较,则能根据A,B两个脉冲的状态相对变化确定计数值db的加减,得出计数器输出值的加减标志.仿真结果如图6所示.当信号A上跳沿超前于B时,计数值db进行正向计数;当A上跳沿滞后于B时,计数值db进行反向计数.即db将细分、辨向、计数集于一身,较好地实现了光栅细分功能.比较图3和图5可以看出,用FPGA设计信号处理模块,设计过程和电路结构更加简洁.另外,在应用中需注意FPGA时钟周期应小于光栅信号脉冲的1/4.5 结论①新型设计方法结构简单,集成度高,比传统设计方法所用器件数大大减少.②集成化设计使系统功耗降低,抗干扰性增强.③用Verilog HDL设计电路,改变电路结构只需修改程序即可,且系统维护和升级的便捷性提高.。

光栅编码器四倍频电路设计

光栅编码器四倍频电路设计

0 0 x (保持) x=y
1 0 0 (移入 0) x>y
1 1 x (置数) x<y
1 1 x (置数) T
从次态的状态变量 Q1Q2Q3、s1s0、SL 和转换条件可直接导出移位寄存器控制端和置数 端的各个输入函数。
从光栅编码器输出信号的时序关系可以知道:不论光栅尺向哪个方向移动,AB 两相信 号的波形每循环一次共存在四个状态。因此,从时序电路的原理可以得出如下结论:用时序 电路对 AB 两相信号四倍频只需要两个记忆单元就足够了。按四倍频的要求,在信号的相对 状态按照移动方向的顺序发生改变时产生输出脉冲,其余状态(包括反方向移动时)均无信 号输出,根据这一要求,我们可以得到光栅尺正向移动时四倍频电路的状态转换表:
参见《THE ART OF DIGITAL DESIGN》P164
对于图 2-46 的 ASM 图,可直接从图中导出以计数器为控制器的状态转换表:
状态转换表
现态 状态编号 名字
0
S0
1
S1
4
S2
5
S3
3
S4
6
S5
7
S6
次 名字
S0 S1 S2 S2 S3 S4 S1 S5 S4 S0 S5 S6 S3 S0
1 0 (置数) r
1 1 (加 1) r(非)
0 x (保持) r(非)
1 0 (置数) r
0 x (保持) x=y
1 1 (加 1) x>y
1 0 (置数) x<y
1 1 (加 1) T
从次态的状态变量 Q2Q1Q0、CE、LD 和转换条件可直接导出计数器控制端和置数端的 各个输入函数。
对于图 2-46 的 ASM 图,可直接从图中导出以移位寄存器为控制器的状态转换表:

简易倍频放大电路课程设计

简易倍频放大电路课程设计

课程设计报告电路与电子技术课程设计简易倍频发大电路的设计与制作学生姓名学号所在学院专业名称班级指导教师成绩二〇一三年六月课程设计任务书简易倍频放大电路的设计与制作内容摘要:倍频放大电路实际上就是将输入信号频率成整数倍(2倍、3倍……n倍)增加的电路。

它主要用于甚高频无线电发射机或其它电子设增加的电路。

随着现代通信技术的日益发展,倍频技术应用的领域也越来越广。

实现倍频主要有三种方法:傅里叶法,锁相环法,参量法.传统倍频电路利用R C微分电路和施密特触发与非门分别检出脉冲的上升沿和下降沿,然后经过一个输入端或门叠加输出。

电路能够完成信号的倍频工作,但实现起来比较繁琐,电路工作稳定性差。

为克服上述电路设计方法的缺陷,便于电路调试,我设计了一种全数字型倍频电路。

在此电路中,输入脉冲由A点输入,由时钟C LK上升沿打入D触发器1,D触发器1输出信号B,B信号在下一个时钟的上升沿被打入下一级D触发器2,D触发器2输出信号C,再将B、C信号异或,即可得到脉冲宽度为一个时钟周期的倍频信号。

采用这种方法实现的电路输出信号的脉冲宽度可由输入时钟周期的大小随意调节,唯一的要求是时钟的频率要大于两倍的输入信号的频率。

关键词:倍频电路数字型时钟CLK D触发器Design and manufacture of a kind of simple Multiplefrequency amplifierAbstract:Frequency amplifier circuit is actually the frequency of the input signal into integer (2 times, 3 times, N times) increased circuit. It is mainly used for VHF radio transmitter or other electronic equipment to increase the circuit. With the development of modern communication technology, the application of frequency doubling technology becomes more and more wide. Realization of frequency has mainly three kinds of methods: Fourier method, PLL, parametric method. The traditional frequency multiplier circuit using RC differential circuit and Schmidt trigger NANDgate were rising and falling edge of pulse, and then through an input or output. The circuit can complete the work of the signal of frequency multiplication, it is more tedious, circuit stability.In order to overcome the defect in the circuit design method, and let it be convenient for circuit debugging, I design a digital frequency multiplier circuit. In this circuit, Inputting the input pulse by the A point, along into the D flip-flop 1 by the leading-edge clock CLK, D flip-flop 2 output signal B, signal B rise on the next clock edge into the next level of D 2 triggers, D flip-flop 2 output signal C, then signal B and signal C would be obtained by XOR, pulse width of frequency doubling signal clock cycle a. The pulse width circuit output signal of realization of this method can be freely adjusted the size of input clock cycle, the only requirement is the input clock frequency must be greater than two times the frequency.Keywords:clock multiplier amplifier circuit clock CLK D flip-flop digital目录前言 (5)1倍频的3种方法 (5)1.1傅里叶法 (5)1.2锁相环法 (6)1.3参量法 (7)2 钟控D触发器 (8)2.1电路组成和工作原理 (9)2.2功能描述 (9)3主要芯片介绍 (11)3.1 74LS375简介 (11)3.1.1引出端符号: (11)3.1.2外接管腿: (11)3.1.3逻辑图如下 (12)3.1.4功能表: (12)3.1.5推荐工作条件 (12)3.1.6静态特性(TA为工作环境温度范围) (12)4电路原理 (13)4.1传统倍频电路的缺陷 (13)4.2全新数字型倍频电路 (14)5电路的组装和调试 (15)5.1电路的组装 (15)5.2整机的布线存在 (15)6结束语 (16)附录: (18)附录1设计需要的仪器和元件 (18)附录2实物图 (18)参考文献: (19)简易倍频放大电路前言倍频器的工作原理:倍频器是一种将输入信号频率成整数倍(2倍、3倍n倍)增加的电路。

倍频电路设计范文

倍频电路设计范文

倍频电路设计范文倍频电路是一种通过倍频器将信号频率倍增的电路。

在许多应用中,需要将信号频率倍增,比如在通信领域中将低频信号转换为高频信号,以增加传输距离和可靠性。

倍频电路设计需要根据具体的应用需求和信号特性,选择合适的倍频器电路和参数。

常用的倍频器电路有倍频整波电路、倍频整数倍电路和倍频锁相环电路。

倍频整波电路通过整流和滤波将信号频率倍增,适用于低功率小幅度信号的倍频。

倍频整数倍电路则是通过电路中的倍频元件(如倍频器二极管、倍频晶体管)将信号频率乘以整数倍。

倍频锁相环电路则是通过锁定一个参考频率,并通过控制多级倍频器的相位和频率来实现信号频率倍增。

在设计倍频电路时,首先要确定输入信号的频率范围、幅度和功率。

然后选择合适的倍频器电路和倍频器元件。

对于倍频整波电路,可以选择使用整流电路和滤波电路,如谐振电路和低通滤波器。

对于倍频整数倍电路,可以选择使用适合的倍频器元件,如倍频晶体管、倍频二极管等。

对于倍频锁相环电路,需要选择合适的相位比较器、VCO(压控振荡器)和分频器等。

在设计倍频电路时,还需要考虑电路的带宽、失真、稳定性和功耗等方面的问题。

带宽要求决定了电路的频率响应范围,失真要求决定了电路的非线性和波形失真程度,稳定性要求决定了电路的抗干扰能力和稳定性,功耗要求决定了电路的能效。

总之,倍频电路设计需要根据具体应用需求和信号特性,选择合适的倍频器电路和元件,考虑电路的带宽、失真、稳定性和功耗等方面的问题,并可以使用仿真软件进行模拟和分析。

这样可以设计出满足要求的倍频电路,提高信号处理和传输的效果。

高频倍频器三倍频器电路设计

高频倍频器三倍频器电路设计

西安航空学院高频电子线路课程设计题目: 3倍频器电路设计专业班级:电信1431 学号: 46 学生姓名:**指导教师:教师职称:起止时间: 2012.12.29——2013.1.6 课程设计(论文)任务及评语目录第一章倍频器工作原理分析 01.1工作原理 01.2晶体管倍频原理电路、工作状态及其特点 (1)第二章丙类倍频器功效分析 (3)第三章三倍频器的主要质量指标 (6)3.1 变频增益 (6)3.2 失真和干扰 (6)3.3 选择性 (6)3.4噪声系数 (6)第四章电路设计与仿真 (7)第五章设计分析与总结 (9)参考文献 .................................................. 错误!未定义书签。

第一章 倍频器工作原理分析1.1工作原理倍频器(Frequency double )是一种输出频率等于输入频率整数倍的电路,用以提高频率,如下图所示的例子。

图1.1倍频器的应用采用倍频器以下优点:发射机的主振频率可以降低,这对稳频是有利的。

因为振荡器的频率越高,频率稳定度就越低。

一般主振频率不宜超过5MHz 。

因此,发射频率高于5MHz 的发射机,一般宜采用倍频器。

在采用石英晶体稳频时,振荡频率越高,石英晶体越薄,越易震碎。

一般来说,最薄的石英晶体的固有振荡频率限制在20MHz 以下。

超过这一频率,就宜在石英振荡器后面采用倍频器。

如果中间级既可以工作在放大状态,也可以工作于倍频状态,那么就可以在不扩展主振波段的的情况下,扩展发射机的波段。

这对稳频是有利的,因为振荡波段越窄,频率稳定度就越高。

倍频器的输入与输出不同,因而减弱了寄生耦合,使发射机的工作稳定性提高。

如果是高频或调相发射机,则可采用倍频器来加大频移或相移,亦即加深调制度。

在超高频段难以获得足够的功率,可采用参量倍频器将频率较低、功率较大的信号转变为频率较高、功率亦较大的输出信号。

倍频器按其工作原理可分为三类。

基于CPLD的全数字倍频电路设计

基于CPLD的全数字倍频电路设计
科技 创新
2 0 1 3年 3 期 ( 上)
基于 C P L D的全数字倍频电路设计
魏达 ( 西安 外事学院 陕西 西安 7 1 0 0 7 7 )
 ̄ i i - J t - :随 着' E - t - 技 术的发展 ,当前数字 系统的设计正朝着速度 快、容量 大、体积小、重量轻 的方向发展 。推动该潮流迅猛发展的引擎就是 日 趋进步和完善的设
象。 3总体设计 锁相环倍频系统 由两块 C M O S 集成电路 C D 4 0 4 6 、C D 4 5 1 8等元件组成 。C D 4 O 4 6是 双十进制 同步计数器 , 在锁相环倍频 电路 的 反馈支路 中,作 N = 1 0 0 分频器 ;C D 4 0 4 6 为 数字锁相环 ,内部由两个相位 比较器 、 压控 振荡器 V C D( 附有跟随器 )、稳压管组成。
品。
基于 C P L D的数字频率计设计 .它 由锁 相环倍频器 、及基 于 C P L D的测频单元两部 分组成 , 可 以将 待测频率放大一百倍之后通 过测频单元 ,由于 C P L D往往存在一个波形 的误差 ,将待测频率放大一百倍后,误差变 为 以前 的百分之一 , 这样就大大提高了测频 计 的精度 。 传统 的频率计直接测量低频的待 测频率 ,精度不高 ,本设计改善 了这点 。 1系统顶层 电路设计 基于 C P L D的数字 频率计设计 ,它 由锁 相环倍频器 、及基 于 C P L D的测频单元两部 分组成 , 可 以将待测频率放大一百倍之后 通 过测频单元 ,由于 C P L D往往存在一个 波形 的误差 ,将待测频率放大一 百倍后 ,误差变 为 以前 的百分之一 , 这样就大大提高了测频 计 的精度 。 传统 的频率计直接测量低频 的待 测频率 ,精度不高 ,本设计改善了这点 。 2方案选择 基于 C P L D的数字频率计 :该方案选择 Q U A R T U S作为软件平台 ,用 E P M 2 4 0核 心 板及外 围硬件实现数字频率计的功能。 倍频器工作 原理 电路 ( a ) 倍频 电路可 以把待测频率放大 1 0 0 倍后通过测频单元 ,进 而通过 L E D显示控制模块及七段译 码模块将锁存器 中的数通过数码管输 出。 基于 C P L D的数字频率计 :主控制模块 的输入为一个 1 H z 的时钟信 号, 并 为整个程 序提供计数信号 , 计数器清零信号及锁存信 号, 将 1 H z 的时钟信号二分频作为计数使能 信号 ,将这个使能信号反相 1 8 0 。作 为锁存 器的锁存信号 ,清零端在锁存后的 0 . 5 秒给 计数器清零 。 控制 电路为整个频率计提供工 作时序 ,控制器能在无延时的条件下工作 。 是每个模块正常工作的前提条件。 锁相环倍频器属于高频电子的范 围, 焊 接 时各个焊点之间可能形成耦合电容 ,由此 会对 电路测试产生一定的影响 ; 合适 的工作 电压对于电路正常工作也非常重要 , 如果不 在合 适 的电压下 工作 也不会 产生倍 频的现

方波倍频电路

方波倍频电路

方波倍频电路1. 引言方波倍频电路是一种重要的电子电路,用于将输入信号的频率倍增。

它广泛应用于通信系统、计算机科学和工业控制等领域。

本文将介绍方波倍频电路的原理、设计和应用。

2. 原理方波倍频电路通过对输入信号进行特定的处理,产生输出信号的频率是输入信号频率的整数倍。

其主要原理是利用非线性元件(如二极管)的特性,在输入信号经过处理后,提取出其谐波成分。

方波倍频电路通常包括以下组成部分:2.1. 输入滤波器输入滤波器用于去除输入信号中的高频噪声和杂散成分,确保只有所需的基本频率成分进入后续处理阶段。

常见的输入滤波器包括低通滤波器和带通滤波器。

2.2. 非线性元件非线性元件是方波倍频电路中最关键的部分。

它们可以将输入信号转换为含有更高次谐波成分的输出信号。

常见的非线性元件有二极管、晶体管等。

2.3. 输出滤波器输出滤波器用于去除输出信号中的高次谐波成分,保留所需的倍频信号。

常见的输出滤波器包括带通滤波器和低通滤波器。

3. 设计步骤设计方波倍频电路需要经过以下步骤:3.1. 确定倍频倍数根据应用需求,确定所需的倍频倍数。

例如,如果需要将输入信号的频率提高到原来的两倍,则倍频倍数为2。

3.2. 选择非线性元件根据所需的倍频倍数和输入信号的特性,选择合适的非线性元件。

不同的非线性元件具有不同的特性,对于不同的应用场景有不同的适用性。

3.3. 设计输入滤波器根据输入信号的特性和所选非线性元件,设计合适的输入滤波器。

输入滤波器可以去除输入信号中不需要的成分,减少后续处理阶段对于高频噪声和杂散成分的干扰。

3.4. 设计输出滤波器根据所需输出信号的特性和所选非线性元件,设计合适的输出滤波器。

输出滤波器可以去除输出信号中不需要的高次谐波成分,保留所需的倍频信号。

3.5. 组装和调试电路根据设计结果,组装电路并进行调试。

在调试过程中,需要注意电路的稳定性、幅度和相位失真等问题。

4. 应用方波倍频电路在各个领域都有广泛的应用。

倍频器电路设计

倍频器电路设计

倍频器电路设计
倍频器电路设计需要考虑以下几个方面:
1.输入频率和倍频系数:倍频器电路的输入频率和倍频系数是设计的基础,需要根据实际需求来确定。

2.电路结构:倍频器电路可以采用不同的结构,如RC 振荡器、LC振荡器、石英晶体振荡器等。

不同的结构具有不同的特点,需要根据实际需求来选择。

3.滤波器设计:倍频器电路中的滤波器用于滤除不需要的谐波和噪声,保证输出信号的纯净度。

需要根据实际需求来设计滤波器的类型和参数。

4.放大器设计:倍频器电路中的放大器用于放大输出信号,提高信号的幅度和功率。

需要根据实际需求来设计放大器的类型和参数。

5.相位检测和调整:倍频器电路中的相位检测和调整用于保证输出信号的相位与输入信号保持一致。

需要根据实际需求来设计相位检测和调整电路。

在具体设计过程中,可以采用以下步骤:
1.确定输入频率和倍频系数,选择合适的电路结构。

2.设计滤波器,滤除不需要的谐波和噪声。

3.设计放大器,放大输出信号的幅度和功率。

4.设计相位检测和调整电路,保证输出信号的相位与输入信号保持一致。

5.整体调试,检查各部分的工作状态,确保电路的稳定性和可靠性。

要注意的是,倍频器电路设计涉及到多个领域的知识,需要综合考虑各种因素,包括电路原理、电子元件、电路板设计等。

因此,在进行倍频器电路设计时,需要具备扎实的电子技术基础和丰富的实践经验。

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2013 ~ 2014 学年第 1 学期《高频电子线路》课程设计报告题目:信号的幅度调制—倍频电路的设计专业:通信工程班级: 11通信2班姓名:王来军张睿王东晨关培蕾孟雪赵桃桃指导教师:***电气工程系2013年12月28日《信号的幅度调制—倍频电路的设计》课程设计任务书摘要倍频是信号振幅调制的一个单元电路。

倍频器广泛应用于无线电通信发射机或其它电子设备的中间级。

在用倍频实现高频、高稳微波振荡源的过程中,倍频器倍频效率的高低不仅对简化电路和保持电路稳定性影响较大,而且对整个电路杂散、谐波的抑制都起着重要作用。

倍频器的作用是将输入信号频率值成整数倍(2倍、3倍…n倍)增加的电路。

本文研究的即是利用集成锁相环芯片来实现倍频的。

通过适当配置集成锁相环芯片,并将VCO输出进行N分频,即可实现N 倍频。

本次设计采用的集成锁相环芯片是高频模拟锁相环NE564。

关键词:倍频;集成锁相环;分频;VCO;NE564目录《信号的幅度调制—倍频电路的设计》课程设计任务书 (II)摘要...................................................................................................................... I II 目录............................................................................................................................ I V 第一章方案论证及选择 (1)1.1实现倍频方法 (1)1.2整体方案介绍 (2)第二章各部分原理分析 (4)2.1压控振荡器部分 (4)2.2鉴相器部分 (4)2.3环路滤波器部分 (5)2.4锁相环工作过程的定性分析 (6)第三章整体电路设计与参数计算 (9)3.1主要芯片介绍 (9)3.1.1集成锁相环NE564 (9)3.1.2 集成计数器74LS193及两4输入与非门74LS20 (10)3.2整体电路 (10)3.2.1 分频部分电路 (10)3.2.2 整体电路 (11)3.3参数计算 (12)3.4实验结果仿真与分析 (13)第四章小结与体会 (15)附录 (16)材料清单 (16)参考文献 (17)答辩记录及评分表 (18)第一章 方案论证及选择1.1 实现倍频方法 一、傅里叶法这是一种最简单的模拟倍频方式,它采用了傅里叶级数。

每一个周期性的信号能定义为一个基频及它的谐波部分的和。

如果将变换振荡器的正弦波输出为方波,那么就可用下面的关系式:接着就必须选择正确的次谐波,即可通过一带通滤波器来选择所要的部分这种方法的局限在于:仅适用于低频情况。

二、锁相环法这是一种最简单的倍频方法。

在这个方法中,输出频率不是直接是基准频率的倍频,而是出于一个电压控制的独立的振荡器,它是通过一个相位比较器与基准频率同步。

要被比较的频率是除以倍频因子 n 。

由于频率分割,压控振荡器(VCO )必须产生乘以 n 的倍频。

分割后进入反馈回路,使在比较器输入端有相同的频率。

这种方法的局限在于:在大的频率范围内容易实现,而由于反馈回路及比较器的延迟引起抖动差一些。

三、参量法它是由Fordahl 公司开发了一个新的倍频模拟方法,该方法采用了基于在半导体之间给出的参数转移实现乘法功能的硬件,在其输出端具有一个次谐波衰减可选择的倍频系数。

一个输出带通滤波器加以改善次谐波的衰减。

由于模拟倍频类型,其频率 n×Fref 的频谱纯度改善了,并且相位噪声及抖动降低了。

此种方法在低频及高频时都能很好工作,但是相比前两种方法更复杂。

下图是三种方法优缺点对比。

00011()sin()sin(3)sin(5)35x t t t t ωωω=+**+**+表1.1 三种方法优缺点因此综合以上几种方法比较得出,这里选用的是第二种方法:锁相环法来实现倍频的。

1.2 整体方案介绍锁相环倍频电路是一个闭环频率反馈系统,它主要由鉴相器、低通滤波器、压控振荡器和累加计数器构成。

锁相环是一种以消除频率误差为目的的反馈控制电路,但它的基本原理是利用相位误差电压去消除频率误差,所以当电路达到平衡状态之后,虽然有剩余相位误差存在,但频率误差可以降低到零,从而实现无频差的频率跟踪和相位跟踪。

它包含压控振荡器(VCO ),鉴相器(pd )和环路滤波器(LF )三个基本部件,三者组成一个闭合环路。

下图1.1为锁相倍频电路的原理框图。

图1.1 锁相倍频电路的原理框图鉴相器(PD )又称为相位比较器,它是用来比较两个输入信号之间的相位差()e t θ。

鉴相器输出的误差信号()d u t 是相差()e t θ的函数,即基本环路方程。

环路滤波器(LF)是一个线性低通滤波器,用来滤除误差电压()d u t 中的高频f rf 0=Nf r分量和噪声,更重要的是它对环路参数调整起到决定性的作用。

压控振荡器(VCO)是一个电压-频率变换器,在环路中作为被控振荡器,它的u t线性地变化。

振荡频率应随输入控制电压()c累加计数分频器是将VCO产生的输出信号频率除以N,这个因子多数情况下可变或可编程控制,分频器通常由触发器(如RS触发器、JK触发器或是T触发器)级联而成。

第二章 各部分原理分析2.1 压控振荡器部分压控振荡器(VCO)是一个电压-频率变换器,在环路中作为被控振荡器,它的振荡频率应随输入控制电压()c u t 线性地变化,即)()(0t u k w t w c d t += ①式中,()v t ω是VCO 的瞬时角频率,K d 是线性特性斜率,表示单位控制电压,可使VCO 角频率变化的数值。

因此又称为VCO 的控制灵敏度或增益系数,单位为[rad/V·s]。

在锁相环路中,VCO 的输出对鉴相器起作用的不是瞬时角频率而是它的瞬时相位,即ττd uk t w dt t w tcd t v)()(0⎰⎰+== ②以0ωt 为参考的输出瞬时相位为③由此可见,VCO 在锁相环中起了一次积分作用,因此也称它为环路中的固有积分环节。

下图2.1为锁相环路的相位模型。

图2.1 锁相环路的相位模型2.2 鉴相器部分鉴相器(PD )又称为相位比较器,它是用来比较两个输入信号之间的相位差()e t θ。

鉴相器输出的误差信号()d u t 是相差()e t θ的函数,即基本环路方程。

若以压控振荡器的载波相位0t ω作为参考,将输出信号()o u t 与参考信号()r u t()002o U cos u t t ωθ=+[]① ()()()01r r r r r u t U sin t t U sin t t ωθωθ=+=+[][]②式中, ()()20t t θθ= ③()()()100()r r r t t t t t θωωθωθ=-+=∆+ ④将()o u t 与()r u t 相乘,滤除02ω分量,可得()()()12()d d d e u t U sin t t U sin t θθθ=-=[] ⑤图2.2 正弦鉴相器的鉴相特性2.3 环路滤波器部分环路滤波器(LF)是一个线性低通滤波器,用来滤除误差电压()d u t 中的高频分量和噪声,更重要的是它对环路参数调整起到决定性的作用。

鉴相器的输出信号包含很多的谐波分量,当锁相环处于锁定状态时,这些分量的第一项为“直流”分量,其它频率的分量为不需要的信号,而且在锁相倍频电路的信号传递中,也会有高频噪声对信号产生干扰,这些较高频率的分量也是不需要的信号,所以要用低通滤波器将其滤除。

在此设计中,采用一阶低通滤波器。

1) RC 积分滤波器2) 这是最简单的低通滤波器,电路如图2.3 (a)所示,其传递函数为-2π-π-π2-3π2π2π3π22πθe ()U d (t )图2.3 RC 积分滤波器的组成与频率特性(a)组成;(b)频率特性2)无源比例积分滤波器无源比例积分滤波器如图2.4(a)所示。

与RC 积分滤波器相比,它附加了一个与电容C 串联的电阻R2,这样就增加了一个可调参数。

它的传递函数为1211)()()(ττs s S U S U S F d C ++==①图2.4 无源比例积分滤波器(a)组成; (b)频率特性2.4 锁相环工作过程的定性分析1.锁定状态20 lg|F (j Ω)/dB 0-Ω(对数刻度)ϕ(Ω)-45-90-6 dB/倍频程u d RC u c(a )(b )/°1/τ120 lg|F (j Ω)/dB 0-3Ω(对数刻度)ϕ(Ω)-45-90u dR 1Cu c(a )(b )R 2τ1τ21τ1τ220 lg /°1/τ11/τ2当在环路的作用下,调整控制频差等于固有频差时,瞬时相差()e t θ趋向于一个固定值,并一直保持下去,即满足)(lim =∞→t p e t θ ①锁定时的环路方程w )0()(sin ∆=∞j F U K d o θ ②从中解得稳态相差)0(arcsin)(0j F U K wd e ∆=∞θ③锁定正是在由稳态相差()e θ∞产生的直流控制电压作用下,强制使VCO 的振荡角频率v ω相对于0ω偏移了Δ0ω而与参考角频率r ω相等的结果。

即re d w w w j F U K w w =∆+=∞+=0000v )0()(sin θ ④2. 跟踪过程当Δωv 大得足以补偿固有频差Δω0时,环路维持锁定,因而有)0()(sin 00j F U K w w e u v ∞=∆=∆ ⑤ 故)0(0maxj F U K w d =∆ ⑥如果继续增大Δω0,使|Δω0|>K 0U d F (j0),则环路失锁(ωv≠ωr)。

因此,我们把环路能够继续维持锁定状态的最大固有频差定义为环路的同步带:)0(0max 0j F U K w w d H =∆=∆ ⑦3.失锁状态失锁状态就是瞬时频差(r ω-v ω)总不为零的状态。

这时,鉴相器输出电压u d(t)为一上下不对称的稳定差拍波,其平均分量为一恒定的直流。

这一恒定的直流电压通过环路滤波器的作用使VCO 的平均频率v ω偏离0ω向r ω靠拢,这就是环路的频率牵引效应。

4.捕获过程开机时,鉴相器输入端两信号之间存在着起始频差(即固有频差)Δ0ω,其相位差Δ0ωt 。

因此,鉴相器输出的是一个角频率等于频差Δ0ω的差拍信号,即)sin()(0t w U t u d d ∆= ⑧若Δ0ω很大,()d u t 差拍信号的拍频很高,易受环路滤波器抑制,这样加到VCO输入端的控制电压()c u t 很小,控制频差建立不起来, ()d u t 仍是一个上下接近对称的稳定差拍波,环路不能入锁。

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