CD4046的倍频电路设计
基于数字锁相环4046的变频电路的设计
四 、结 语
图 ４ ４Ｉ｝４６的引脚 图
图 ５ ７４ＬＳ１９１的 引脚 图
３．２汁数器 １９１的功能及Ｔ作原理
１９１ 为 可 预置 的 ４位 二 进 制 同 步 加 ／减 计 数 器 ，共 有
５４１９１Ｈ４１９１，５４Ｌｃ￣１９１／７４ＬＳ１９１两 种线 路 结构 形 式 。１９１的 预
此 锁相 环 的 作频 率不 高 ，对 环路 的入锁 时间 的要求 也
小商 ，可选 用最简单 的一 阶 ＲＣ低通滤波器 ，滤波器 的截 止角
频 率
１
Ｗ ＲＦＣＦ
式 （２－３）
取 Ｒｆ＝ｌ０ｆＫＱ）．（ Ｆ０．１（ｕ０，系统 比较 稳 定 ，９脚 的杂波 比
较 小
ＤＯＤ１Ｄ２Ｄ３＝Ｉ１ｌ】时，Ⅳ ＝１，Ｊｉ Ｊｏ 由此可 见 ，当通过一级 ｌ９ｌ时 ，合 成器生成 的频率 范同为 ， ／ｏ～１６ 频 率 间 隔为 ，ｏ。如 以 上两 图 知，１９１（１）的 Ｄ。Ｄ Ｄ Ｄ ｌ１ ｌ０， 倍 频 倍 数 同 定 为 ８倍 ． 而 １９１（２） 的 Ｄ Ｄ Ｄ Ｄ，管脚 分别接 了四个拨码 开关 ，即倍频 的倍 数可 以手动 调 节 ，这 样整个 频率 合成 器 的输 出频 率范 围 为 ８￣１６＝１２８倍 ，
ＳＹＳ ＰＲＡＣＴＩＣＥ 墨笙壅壁 ＞ ＞
基于数字锁相环 ４０４６的变频电路的设计
◆ 王 丹 琦 韩 振 华 王 静
摘 要 ：本设 计是基 于数 字 锁相环４（）４６的 变频 电路 ，用锁 相环 ４０４６实现任 意信 号 的 变频 电路，满足 不 同电压 、不 同频 率 的信号 的倍频 意义在 于本设 计 可以 完成分／倍频 器所 难以 完成的任 意数 字的 变 频 ，且 简单 、节 能 设计 将分 为数 字锁相环 （ＤＰＬＬ）、数控振 荡器 （ＤＣＯ ）模块 、除 Ｎ分频 和乘Ｍ 倍频 模块 锁相 倍 （分 ）频是将 一种频 率 变换 为 另一种频 率 ，即可将 两种 不 同的频 率互相转换 用锁 相环 实现 的频率 合成 器，既有频 率稳定度 高 又有改 换频 率方便的优 点。
锁相环CD4046的应用设计及研究_曾素琼
文章编号：1003- 0107(2012)01- 0072- 04
Ab s tra ct: In this p a p e r,p ha s e loc ke d loop is d is c us s e d of the p rinc ip le a nd a p p lic a tion,PLL fre q ue nc y
CKA，输出端为 QA；另一个为五进制计数电路，计数脉 冲输入端为 CKB，输出端为 QB，QC，QD，这两个计数器 可独立使用；当将 QA 连到 CKB；R 01、R02、R92、R91 接地, 当计数脉冲输入 CKA 时，可构成十进制计数器[7]。
图 7 所示；把 CD4046 的 3 脚与 QB 相连，即 74LS90 为 4 分频时，用示波器测 CD4046 的 4 脚得到频率输出为 3.96kHz (理论值为 4.0kHz)的正弦波形，如图 8 所示；把 CD4046 的 3 脚与 QC 相连，用示波器测 CD4046 的 4 脚 得到频率输出为 7.94kHz (理论值为 8.0kHz)的正弦波形， 如图 9 所示。
频率合成器和常规的振荡式正弦信号频率源相比， 其主要优点是：
(1)具有较高的频率长期稳定度，相位噪声小。若频 率合成器用恒温控制的高稳定度的石英晶体振荡器作 为基准频率源(或称主晶振)的话，则△f/f0 可达 10-10～ 10-8/ 日，而常规的振荡式正弦信号频率源，其稳定度一 般的只能达到△f/f0=10-8～10-5/ 日；
图 2 倍频锁相环频率合成原理方框图
2.2 基于锁相环 CD4046 频率合成器设计
2.2.1 锁相环 CD4046 介绍
CD4046 常使用集成电路的锁相环。它是通用的 CMOS 锁相环集成电路，其特点是电源电压范围宽 (为 3～18V），输入阻抗高(约 100MΩ)，动态功耗小，在中心 频率 fo 为 10kHz 下功耗仅为 600μW，属微功耗器件。 CD4046 内部电原理框图如图 3 所示，它主要由相位比
锁相环CD4046原理及应用
锁相环CD4046 原理及应用锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。
它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。
锁相环主要由相位比较器（PC）、压控振荡器（VCO）、低通滤波器三部分组成，如图1所示。
图1压控振荡器的输出Uo接至相位比较器的一个输入端，其输出频率的高低由低通滤波器上建立起来的平均电压Ud大小决定。
施加于相位比较器另一个输入端的外部输入信号Ui与来自压控振荡器的输出信号Uo相比较，比较结果产生的误差输出电压UΨ正比于Ui和Uo两个信号的相位差，经过低通滤波器滤除高频分量后，得到一个平均值电压Ud。
这个平均值电压Ud朝着减小CO输出频率和输入频率之差的方向变化，直至VCO输出频率和输入信号频率获得一致。
这时两个信号的频率相同，两相位差保持恒定（即同步）称作相位锁定。
当锁相环入锁时，它还具有“捕捉”信号的能力，VCO可在某一范围内自动跟踪输入信号的变化，如果输入信号频率在锁相环的捕捉范围内发生变化，锁相环能捕捉到输人信号频率，并强迫VCO锁定在这个频率上。
锁相环应用非常灵活，如果输入信号频率f1不等于VCO输出信号频率f2，而要求两者保持一定的关系，例如比例关系或差值关系，则可以在外部加入一个运算器，以满足不同工作的需要。
过去的锁相环多采用分立元件和模拟电路构成，现在常使用集成电路的锁相环，CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V－18V），输入阻抗高(约100MΩ)，动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。
图2是CD4046的引脚排列，采用16 脚双列直插式，各引脚功能如下：图2∙1脚相位输出端，环路人锁时为高电平，环路失锁时为低电平。
∙2脚相位比较器Ⅰ的输出端。
∙3脚比较信号输入端。
∙4脚压控振荡器输出端。
∙5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。
cd4046原理
cd4046原理CD4046是一种常用的集成电路，用于频率锁定环路和相位比较器。
它由一个VCO（Voltage Controlled Oscillator）和两个相位比较器组成。
我们来了解一下CD4046的基本原理。
CD4046是一种锁相环（PLL）电路，它可将输入信号锁定在特定的频率上。
PLL是一种负反馈控制系统，它通过调整输出信号的相位和频率来与输入信号保持一致。
CD4046的输入信号经过一个相位比较器与VCO的输出信号进行比较，然后通过一个滤波器对比较结果进行平滑处理，最后输出给VCO进行频率调整。
CD4046中的相位比较器有两个，分别为相位比较器1和相位比较器2。
相位比较器1用于锁定输入信号的相位，相位比较器2用于锁定输入信号的频率。
相位比较器1的输出信号经过一个低通滤波器来获得一个平均值，然后输入给VCO进行频率调整。
相位比较器2的输出信号则直接输入给VCO进行相位调整。
CD4046中的VCO是一个电压控制的振荡器，它的频率可以通过控制输入信号的电压来调整。
VCO的输出信号经过一个分频器后又反馈给相位比较器1和相位比较器2，形成一个闭环控制系统。
当输入信号的频率与VCO的输出频率不一致时，相位比较器1和相位比较器2会产生不同的输出信号，通过调整VCO的频率和相位，使得两个输入信号保持一致。
CD4046的频率锁定环路具有很多应用。
一种常见的应用是频率合成器，它可以将一个稳定的参考信号通过CD4046锁定在所需的频率上，用于无线电调谐器和通信系统中。
另一种应用是相位比较器，它可以用于数字通信系统中的时钟恢复和数据同步。
总结一下，CD4046是一种用于频率锁定环路和相位比较器的集成电路，它通过相位比较器和VCO的组合来实现输入信号的锁定。
CD4046广泛应用于无线电调谐器、通信系统和数字通信系统等领域。
通过对CD4046的深入了解，我们可以更好地理解和应用这一集成电路。
cd4046构成的fsk调制解调电路
cd4046构成的fsk调制解调电路全文共四篇示例，供读者参考第一篇示例：CD4046是一种集成电路，常用于FSK调制和解调电路中。
FSK （Frequency Shift Keying）调制技术是一种数字调制技术，通过改变信号的频率来携带数字信息。
在通信系统中，FSK调制技术被广泛应用于数据传输和调频调制解调。
本文将详细介绍CD4046构成的FSK 调制解调电路的原理和应用。
一、CD4046简介CD4046是一种集成数字数字锁相环PLL（Phase Locked Loop）电路，由德州仪器公司生产。
它由一个相位比较器、一个VCO （Voltage Controlled Oscillator）和一个低通滤波器组成。
CD4046可以将输入信号的频率与VCO的频率进行比较，并自动调节VCO的频率，使得输入信号与VCO的频率同步。
这种锁相环的原理可以用于FSK调制和解调电路中。
二、FSK调制解调电路原理1. FSK调制原理：在FSK调制中，输入的数字信号被转换成两种不同频率的信号，并分别控制两个不同频率的载波信号。
这两种载波信号通过一个开关切换器，使得输出信号在两种频率之间切换，从而携带数字信息。
2. FSK解调原理：在FSK解调中，接收到的信号经过解调器解调，得到两种不同频率的信号。
这两种信号再经过一个比较器比较，得到解调后的数字信号。
CD4046通过其内部的相位比较器和VCO实现了FSK调制解调电路。
其电路连接如下：1. 输入信号经过一个低通滤波器，去除噪声和高频成分，然后输入到CD4046的相位比较器。
2. CD4046的VCO的频率由输入信号的频率控制，当输入信号的频率高于VCO的频率时，VCO的频率会增加；反之，当输入信号的频率低于VCO的频率时，VCO的频率会减小。
3. CD4046的输出信号通过一个比较器进行信号处理，得到FSK调制或解调后的数字信号。
1. 数据传输：FSK调制技术可以将数字信号转换成模拟信号进行传输，提高数据传输效率和可靠性。
基于cd4046锁相环的数字频率合成器电路设计
基于cd4046锁相环的数字频率合成器电路设计1. 介绍在当今的数字电子领域，频率合成器扮演着至关重要的角色，它可以将一个基础频率信号合成出多个频率信号，广泛应用于收音机、数字通信、无线电、雷达等领域。
本文将重点讨论基于cd4046锁相环的数字频率合成器电路设计，以及CD4046的基本工作原理和性能特点。
2. 基础原理CD4046作为一种锁相环集成电路，它由相位比较器、环路滤波器和振荡器组成。
在频率合成器中，CD4046可以将输入信号频率合成成另一个输出频率信号，并且具有较高的信号锁定能力。
其基本工作原理是根据输入信号频率与振荡器输出信号频率之间的差值，不断调节振荡器输出频率，直至二者频率相同，从而实现信号的合成。
3. 设计步骤(1) 确定合成频率范围：根据实际需求确定所需合成频率范围，进而选择合适的分频倍数和振荡器参数。
(2) 选择振荡器电路：根据合成频率范围选择合适的振荡器电路和频率合成器芯片，CD4046是目前较为常用的选择之一。
(3) 进行电路仿真：使用电路仿真软件对设计电路进行仿真和调试，确保电路工作稳定和合成频率准确。
(4) 调节环路参数：根据实际需求调节环路参数，如环路带宽和环路增益，以实现更精准的频率合成效果。
4. 性能分析CD4046锁相环具有较高的抗干扰能力和频率稳定性，能够在一定程度上抵抗外部环境干扰和波动。
其响应速度较快，能够实现快速锁定输入信号频率，并且具有较高的合成精度和稳定性，适用于多种频率合成场景。
5. 个人观点在设计数字频率合成器时，选择合适的频率合成器芯片对电路性能起着至关重要的作用。
CD4046锁相环作为一种可靠的集成电路芯片，具有较高的性能和稳定性，是设计高质量数字频率合成器的重要选择之一。
在实际应用中，需要根据具体需求合理设计振荡器电路和调节环路参数，以实现更加精准和稳定的频率合成效果。
总结：本文对基于CD4046锁相环的数字频率合成器电路设计进行了全面评估和探讨，介绍了其基本工作原理、设计步骤、性能分析和个人观点，并对其在数字频率合成器设计中的重要性进行了强调。
CD4046的倍频电路设计
CD4046的倍频电路设计
设计项⽬：基于CD4046的倍频电路设计
使⽤TI产品及设计过程：本设计采⽤锁相环芯⽚CD4046和分频器CD4040实现，效果良好，CD4046压控振荡输出到分频器CD4040的时钟输⼊端，经分频后回馈到CD4046的鉴相器输⼊端，和待倍频的输⼊信号进⾏相位⽐较，得出的相位差经过低通滤波器产⽣⼀个控制电压调节压控振荡器的输出振荡频率，当鉴相器的两输⼊端频率相位⼀样时（即相位锁定），压控振荡器的输出频率即为倍频和的频率。
整个电路如附件所⽰。
我在采⽤CD4046+CD4040进⾏倍频电路设计过程中⾛了很多弯路，总结⼀下以供⼤家参考：1、芯⽚外围电路参数的选择应严格按照DATASHEET上的要求进⾏选择。
2、倍频的倍数不能太⼤，太⼤的话会造成倍频出来的结果很不稳定。
3、准确选择R1、C1和R2的参数，这三项的参数如果设置不正确将会造成倍频输出不对的结果。
您的感想：通过这次设计使我充分掌握了分频和倍频的原理以及实现⽅法。
基于CD4046锁相环的频率合成器设计
集成电路课程设计——基于锁相环的频率合成器的设计学院：物理和信息工程学院班级：2010级信通工程2班姓名：李文（111000218）同组：汪艺彬（111000228）基于锁相环的频率合成器的设计一、设计和制作任务1．确定电路形式，画出电路图。
2．计算电路元件参数并选取元件。
3．组装焊接电路。
4．调试并测量电路性能。
5．写出课程设计报告书二、主要技术指标1．频率步进 100Hz2．频率稳定度f =100Hz3．电源电压 Vcc=10V4. 频率输出范围 700.00KHz-799.90KHz三、确定电路组成方案原理框图（图1）如下，锁相环路对稳定度的参考振动器锁定，环内串接可编程的分频器，通过改变分频器的分配比N ，从而就得到N 倍参考频率的稳定输出。
晶体振荡器输出的信号频率f1，经固定分频后（M 分频）得到基准频率f2，输入锁相环的相位比较器（PC ）。
锁相环的VCO 输出信号经可编程分频器（N 分频）后输入到PC 的另一端，这两个信号进行相位比较，当锁相环路锁定后得到：f1/M=f2=f3/N=f4 故 f3=Nf2 (f2为基准频率) 当N 变化时，或者N/M 变化时，就可以得到一系列的输出频率f3。
图1原理框图四、设计方法（一）、振荡源的设计用CMOS4069六反相器的三个和非门和2M 晶体组成2MHz 振荡器，如图。
图中Rf1使F1工作于线性放大区。
晶体的等效电感，C1、C2构成谐振回路。
2M 晶振（f1）M 分频 (f2)相位比较器低通滤波器N 分频 (f4)压控振荡器(f3)C1、C2可利用器件的分布电容不另接。
（二）、100HZ标准信号源设计（即M分频的设计）本次课程设计采用的是2M的晶振，最终需要的是100HZ的标准信号，因此中间需要设计个20000分频的分频器，即M=20000.首先利用的双D触发器74HC74的其中一个D触发器构成二分频电路，把2M的输入进行二分频得到1M的输出。
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设计项目：基于CD4046的倍频电路设计
使用TI产品及设计过程：本设计采用锁相环芯片CD4046和分频器CD4040实现，效果良好，CD4046压控振荡输出到分频器CD4040的时钟输入端，经分频后回馈到CD4046的鉴相器输入端，和待倍频的输入信号进行相位比较，得出的相位差经过低通滤波器产生一个控制电压调节压控振荡器的输出振荡频率，当鉴相器的两输入端频率相位一样时（即相位锁定），压控振荡器的输出频率即为倍频和的频率。
整个电路如附件所示。
我在采用CD4046+CD4040进行倍频电路设计过程中走了很多弯路，总结一下以供大家参考：1、芯片外围电路参数的选择应严格按照DATASHEET上的要求进行选择。
2、倍频的倍数不能太大，太大的话会造成倍频出来的结果很不稳定。
3、准确选择R1、C1和R2的参数，这三项的参数如果设置不正确将会造成倍频输出不对的结果。
您的感想：通过这次设计使我充分掌握了分频和倍频的原理以及实现方法。