倍频电路与分频电路的设计
倍频电路课程设计报告
倍频电路课程设计报告一、教学目标本课程旨在让学生了解和掌握倍频电路的基本原理和应用，通过学习，学生应能：1.理解倍频电路的定义、功能和工作原理。
2.掌握倍频电路的主要组成部分，以及各部分的作用和相互关系。
3.学会分析倍频电路的性能指标，如频率、幅度等。
4.能够运用倍频电路解决实际问题，提高学生的实践能力。
二、教学内容本课程的教学内容主要包括：1.倍频电路的基本概念：介绍倍频电路的定义、功能和工作原理。
2.倍频电路的组成：详细讲解倍频电路的各个组成部分，包括晶体管、电容、电阻等。
3.倍频电路的分析：教授如何分析倍频电路的性能指标，如频率、幅度等。
4.倍频电路的应用：介绍倍频电路在实际中的应用案例，让学生学会运用。
三、教学方法为了提高教学效果，本课程将采用多种教学方法，包括：1.讲授法：讲解倍频电路的基本概念、原理和应用。
2.讨论法：学生进行小组讨论，分享对倍频电路的理解和看法。
3.案例分析法：分析实际中的倍频电路应用案例，让学生更好地理解倍频电路。
4.实验法：安排实验室实践，让学生亲手操作，加深对倍频电路的理解。
四、教学资源为了支持教学，我们将准备以下教学资源：1.教材：选择合适的教材，为学生提供系统的学习资料。
2.参考书：提供相关的参考书籍，丰富学生的知识储备。
3.多媒体资料：制作课件、视频等多媒体资料，提高教学的趣味性和生动性。
4.实验设备：准备充足的实验设备，确保每个学生都有机会动手实践。
五、教学评估本课程的评估方式包括以下几个方面：1.平时表现：通过课堂参与、提问、小组讨论等，评估学生的学习态度和积极性。
2.作业：布置适量的作业，评估学生对倍频电路知识的理解和应用能力。
3.考试：安排期末考试，全面测试学生对倍频电路的掌握程度。
评估方式应客观、公正，能够全面反映学生的学习成果。
我们将根据学生的表现，给予及时的反馈，帮助学生提高。
六、教学安排本课程的教学安排如下：1.教学进度：按照教材的章节安排，有序地进行教学。
FPGA分频与倍频的简单总结（涉及自己设计，调用时钟IP核，调用MMCM原语模块）
FPGA分频与倍频的简单总结（涉及⾃⼰设计，调⽤时钟IP核，调⽤MMCM原语模块）原理介绍1、分频FPGA设计中时钟分频是重要的基础知识，对于分频通常是利⽤计数器来实现想要的时钟频率，由此可知分频后的频率周期更⼤。
⼀般⽽⾔实现偶数系数的分频在程序设计上较为容易，⽽奇数分频则相对复杂⼀些，⼩数分频则更难⼀些。
1）偶分频系数=时钟输⼊频率/时钟输出频率=50MHz/5MHz=10，则计数器在输⼊时钟的上升沿或者下降沿从0~（10-1）计数，⽽输出时钟在计数到4和9时翻转。
2）奇分频系数=50MHz/10MHz=5，则两个计数器分别在输⼊时钟的上升沿和下降沿从0~ （5-1）计数，⽽相应的上升沿和下降沿触发的输出时钟在计数到1和4时翻转，最后将两个输出时钟进⾏或运算从⽽得到占空⽐为50%的5分频输出时钟。
下图所⽰为50MHz输⼊时钟进⾏10分频和5分频的仿真波形2、倍频两种思路：PLL（锁相环）或者利⽤门延时来搭建注意：此仿真是利⽤FPGA内部电路延迟来实现的倍频需要在后仿真下才能看到波形，在⾏为仿真下⽆法得到输出波形。
⼀、时钟IP的分频倍频相关参数说明输⼊时钟：clk_in1(125MHz)输出时钟：clk_out1(50MHz)，clk_out2(74.25MHz)则VCO Freq=1262.5MHz=clk_in1*CLKFBOUT_MULT_F/DIVCLK_DIVIDE=125*50.5/5clk_out1(50MHz)=VCO_Freq/Divide=1265.5/25.250clk_out2(74.25MHz)=VCO_Freq/Divide=1265.5/17⼆、MMCME4_ADVMMCME4是⼀种混合信号块，⽤于⽀持频率合成、时钟⽹络设计和减少抖动。
基于相同的VCO频率，时钟输出可以有单独的分频、相移和占空⽐。
此外，MMCME4还⽀持动态移相和分数除法（1）Verilog 初始化模板MMCME4_ADV #(.BANDWIDTH("OPTIMIZED"), // Jitter programming.CLKFBOUT_MULT_F(5.0), // Multiply value for all CLKOUT.CLKFBOUT_PHASE(0.0), // Phase offset in degrees of CLKFB.CLKFBOUT_USE_FINE_PS("FALSE"), // Fine phase shift enable (TRUE/FALSE).CLKIN1_PERIOD(0.0), // Input clock period in ns to ps resolution (i.e. 33.333 is 30 MHz)..CLKIN2_PERIOD(0.0), // Input clock period in ns to ps resolution (i.e. 33.333 is 30 MHz)..CLKOUT0_DIVIDE_F(1.0), // Divide amount for CLKOUT0.CLKOUT0_DUTY_CYCLE(0.5), // Duty cycle for CLKOUT0.CLKOUT0_PHASE(0.0), // Phase offset for CLKOUT0.CLKOUT0_USE_FINE_PS("FALSE"), // Fine phase shift enable (TRUE/FALSE).CLKOUT1_DIVIDE(1), // Divide amount for CLKOUT (1-128).CLKOUT1_DUTY_CYCLE(0.5), // Duty cycle for CLKOUT outputs (0.001-0.999)..CLKOUT1_PHASE(0.0), // Phase offset for CLKOUT outputs (-360.000-360.000)..CLKOUT1_USE_FINE_PS("FALSE"), // Fine phase shift enable (TRUE/FALSE).CLKOUT2_DIVIDE(1), // Divide amount for CLKOUT (1-128).CLKOUT2_DUTY_CYCLE(0.5), // Duty cycle for CLKOUT outputs (0.001-0.999)..CLKOUT2_PHASE(0.0), // Phase offset for CLKOUT outputs (-360.000-360.000)..CLKOUT2_USE_FINE_PS("FALSE"), // Fine phase shift enable (TRUE/FALSE).CLKOUT3_DIVIDE(1), // Divide amount for CLKOUT (1-128).CLKOUT3_DUTY_CYCLE(0.5), // Duty cycle for CLKOUT outputs (0.001-0.999)..CLKOUT3_PHASE(0.0), // Phase offset for CLKOUT outputs (-360.000-360.000)..CLKOUT3_USE_FINE_PS("FALSE"), // Fine phase shift enable (TRUE/FALSE).CLKOUT4_CASCADE("FALSE"), // Divide amount for CLKOUT (1-128).CLKOUT4_DIVIDE(1), // Divide amount for CLKOUT (1-128).CLKOUT4_DUTY_CYCLE(0.5), // Duty cycle for CLKOUT outputs (0.001-0.999)..CLKOUT4_PHASE(0.0), // Phase offset for CLKOUT outputs (-360.000-360.000)..CLKOUT4_USE_FINE_PS("FALSE"), // Fine phase shift enable (TRUE/FALSE).CLKOUT5_DIVIDE(1), // Divide amount for CLKOUT (1-128).CLKOUT5_DUTY_CYCLE(0.5), // Duty cycle for CLKOUT outputs (0.001-0.999)..CLKOUT5_PHASE(0.0), // Phase offset for CLKOUT outputs (-360.000-360.000)..CLKOUT5_USE_FINE_PS("FALSE"), // Fine phase shift enable (TRUE/FALSE).CLKOUT6_DIVIDE(1), // Divide amount for CLKOUT (1-128).CLKOUT6_DUTY_CYCLE(0.5), // Duty cycle for CLKOUT outputs (0.001-0.999)..CLKOUT6_PHASE(0.0), // Phase offset for CLKOUT outputs (-360.000-360.000)..CLKOUT6_USE_FINE_PS("FALSE"), // Fine phase shift enable (TRUE/FALSE).COMPENSATION("AUTO"), // Clock input compensation.DIVCLK_DIVIDE(1), // Master division value.IS_CLKFBIN_INVERTED(1'b0), // Optional inversion for CLKFBIN.IS_CLKIN1_INVERTED(1'b0), // Optional inversion for CLKIN1.IS_CLKIN2_INVERTED(1'b0), // Optional inversion for CLKIN2.IS_CLKINSEL_INVERTED(1'b0), // Optional inversion for CLKINSEL.IS_PSEN_INVERTED(1'b0), // Optional inversion for PSEN.IS_PSINCDEC_INVERTED(1'b0), // Optional inversion for PSINCDEC.IS_PWRDWN_INVERTED(1'b0), // Optional inversion for PWRDWN.IS_RST_INVERTED(1'b0), // Optional inversion for RST.REF_JITTER1(0.0), // Reference input jitter in UI (0.000-0.999)..REF_JITTER2(0.0), // Reference input jitter in UI (0.000-0.999)..SS_EN("FALSE"), // Enables spread spectrum.SS_MODE("CENTER_HIGH"), // Spread spectrum frequency deviation and the spread type .SS_MOD_PERIOD(10000), // Spread spectrum modulation period (ns).STARTUP_WAIT("FALSE") // Delays DONE until MMCM is locked)MMCME4_ADV_inst (.CDDCDONE(CDDCDONE), // 1-bit output: Clock dynamic divide done.CLKFBOUT(CLKFBOUT), // 1-bit output: Feedback clock.CLKFBOUTB(CLKFBOUTB), // 1-bit output: Inverted CLKFBOUT.CLKFBSTOPPED(CLKFBSTOPPED), // 1-bit output: Feedback clock stopped.CLKINSTOPPED(CLKINSTOPPED), // 1-bit output: Input clock stopped.CLKOUT0(CLKOUT0), // 1-bit output: CLKOUT0.CLKOUT0B(CLKOUT0B), // 1-bit output: Inverted CLKOUT0.CLKOUT1(CLKOUT1), // 1-bit output: CLKOUT1.CLKOUT1B(CLKOUT1B), // 1-bit output: Inverted CLKOUT1.CLKOUT2(CLKOUT2), // 1-bit output: CLKOUT2.CLKOUT2B(CLKOUT2B), // 1-bit output: Inverted CLKOUT2.CLKOUT3(CLKOUT3), // 1-bit output: CLKOUT3.CLKOUT3B(CLKOUT3B), // 1-bit output: Inverted CLKOUT3.CLKOUT4(CLKOUT4), // 1-bit output: CLKOUT4.CLKOUT5(CLKOUT5), // 1-bit output: CLKOUT5.CLKOUT6(CLKOUT6), // 1-bit output: CLKOUT6.DO(DO), // 16-bit output: DRP data output.DRDY(DRDY), // 1-bit output: DRP ready.LOCKED(LOCKED), // 1-bit output: LOCK.PSDONE(PSDONE), // 1-bit output: Phase shift done.CDDCREQ(CDDCREQ), // 1-bit input: Request to dynamic divide clock.CLKFBIN(CLKFBIN), // 1-bit input: Feedback clock.CLKIN1(CLKIN1), // 1-bit input: Primary clock.CLKIN2(CLKIN2), // 1-bit input: Secondary clock.CLKINSEL(CLKINSEL), // 1-bit input: Clock select, High=CLKIN1 Low=CLKIN2.DADDR(DADDR), // 7-bit input: DRP address.DCLK(DCLK), // 1-bit input: DRP clock.DEN(DEN), // 1-bit input: DRP enable.DI(DI), // 16-bit input: DRP data input.DWE(DWE), // 1-bit input: DRP write enable.PSCLK(PSCLK), // 1-bit input: Phase shift clock.PSEN(PSEN), // 1-bit input: Phase shift enable.PSINCDEC(PSINCDEC), // 1-bit input: Phase shift increment/decrement.PWRDWN(PWRDWN), // 1-bit input: Power-down.RST(RST) // 1-bit input: Reset);（2）本实验仿真所⽤参数配置说明及部分端⼝调⽤1、参数配置说明本实验通过输⼊时钟CLKIN1(150MHz)，实现输出反馈时钟CLKFBOUT(150MHz)、输出时钟CLKOUT0(74.25MHz)、输出时钟CLKOUT1(74.25MHz)、输出时钟CLKOUT2(59.4MHz)、输出时钟CLKOUT3(49.5MHz)。
倍频电路设计范文
倍频电路设计范文倍频电路是一种通过倍频器将信号频率倍增的电路。
在许多应用中，需要将信号频率倍增，比如在通信领域中将低频信号转换为高频信号，以增加传输距离和可靠性。
倍频电路设计需要根据具体的应用需求和信号特性，选择合适的倍频器电路和参数。
常用的倍频器电路有倍频整波电路、倍频整数倍电路和倍频锁相环电路。
倍频整波电路通过整流和滤波将信号频率倍增，适用于低功率小幅度信号的倍频。
倍频整数倍电路则是通过电路中的倍频元件（如倍频器二极管、倍频晶体管）将信号频率乘以整数倍。
倍频锁相环电路则是通过锁定一个参考频率，并通过控制多级倍频器的相位和频率来实现信号频率倍增。
在设计倍频电路时，首先要确定输入信号的频率范围、幅度和功率。
然后选择合适的倍频器电路和倍频器元件。
对于倍频整波电路，可以选择使用整流电路和滤波电路，如谐振电路和低通滤波器。
对于倍频整数倍电路，可以选择使用适合的倍频器元件，如倍频晶体管、倍频二极管等。
对于倍频锁相环电路，需要选择合适的相位比较器、VCO（压控振荡器）和分频器等。
在设计倍频电路时，还需要考虑电路的带宽、失真、稳定性和功耗等方面的问题。
带宽要求决定了电路的频率响应范围，失真要求决定了电路的非线性和波形失真程度，稳定性要求决定了电路的抗干扰能力和稳定性，功耗要求决定了电路的能效。
总之，倍频电路设计需要根据具体应用需求和信号特性，选择合适的倍频器电路和元件，考虑电路的带宽、失真、稳定性和功耗等方面的问题，并可以使用仿真软件进行模拟和分析。
这样可以设计出满足要求的倍频电路，提高信号处理和传输的效果。
「一种简单而实用电子分频音频放大电路设计」
「一种简单而实用电子分频音频放大电路设计」电子分频是一种常见的音频处理技术，用于将输入信号分成不同的频段，并对每个频段进行放大。
设计一种简单而实用的电子分频音频放大电路可以有效地实现音频信号的处理和增强。
下面将详细介绍这个电路的设计。
首先，我们需要明确电子分频的基本原理。
电子分频通过使用不同的滤波器将输入信号分成不同的频段，然后将每个频段的信号分别放大。
常用的滤波器有低通滤波器、高通滤波器和带通滤波器。
为了实现简单和实用，我们选择使用一种普遍的设计方法-派生式架构。
在派生式架构中，输入信号首先经过一个低通滤波器，将高频信号滤除，只保留低频信号。
然后，低频信号分别通过一个放大器进行放大。
接下来，我们通过选择合适的电容和电感来设计低通滤波器和放大器的参数。
一般来说，电容和电感的选择取决于所需的频率范围和放大倍数。
为了更好地说明这个设计，我们以一个实例进行讲解。
假设我们想设计一个电子分频音频放大电路，将输入信号分成两个频段-低频和高频，并分别放大。
我们希望低频段能够通过放大器增强10倍，高频段能够通过放大器增强5倍。
首先，我们需要选择一个适当的低通滤波器。
根据所需的低频范围和其它设计参数，我们可以选择一个电容值为0.1μF的电容和一个电感值为10mH的电感构成的RC低通滤波器。
这个低通滤波器将输入信号中高于50Hz的频率滤除。
接下来，我们需要选择一个适当的放大器来放大低频信号。
我们可以选择一个放大倍数为10的运算放大器。
将低频信号的输出连接到运算放大器的非反向输入端，并将反馈电阻连接到运算放大器的输出端和反向输入端，以实现放大。
同样地，我们需要选择一个适当的高通滤波器来滤除低频信号，只保留高频信号。
我们可以选择一个电容值为0.01μF的电容和一个电感值为1mH的电感构成的RC高通滤波器。
这个高通滤波器将输入信号中低于500Hz的频率滤除。
最后，我们需要选择一个适当的放大器来放大高频信号。
我们可以选择一个放大倍数为5的运算放大器。
倍频实现原理
倍频实现原理
倍频实现原理是指在电子设备中通过对时钟信号进行倍频操作，实现对处理器等器件工作频率的提高的技术。
其实现原理主要包括以下几个方面：
1. 时钟信号的生成：时钟信号是在主板上由晶振等元器件产生的，其频率一般为几十兆赫至几百兆赫。
时钟信号是整个电子设备各个器件同步工作的基础。
2. 倍频电路的设计：倍频电路一般由锁相环、分频器、乘法器等元器件组成。
其功能是将输入的时钟信号进行倍频操作，从而实现对器件工作频率的提高。
3. 倍频倍数的设置：倍频操作的倍数决定了器件的工作频率，一般可以通过BIOS设置或者调节主板上的倍频开关来实现。
不同型号的器件支持的最大倍频数不同，需要根据具体情况进行设置。
4. 倍频时的稳定性：由于倍频操作会带来较高的工作频率，容易引起电子设备的稳定性问题。
针对这个问题，需要在倍频电路的设计和器件的选择上进行优化，同时还需要合理设置风扇和散热器等冷却系统，以保证电子设备的稳定运行。
通过以上几个方面的设计和优化，倍频实现原理可以使电子设备在不增加成本的情况下实现对器件工作频率的提高，从而提高设备的性能和响应速度。
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分频 倍频
"分频"是说通过分频电路,将输入信号的频率进行降低后再输出.经过处理后,输出的信号频率如果是输入信号频率的1/2,叫2分频率;1/3,叫3分频;1/n,叫n分频;分频电路一般可以用数字电路来完成.2-4分频电路,可以用D或者JK触发器来实现.比如2分频原理就是让输入信号有两个脉冲时,输出端才出现一个脉冲,那么假如说输入信号为1000Hz,也就是输入信号每秒种有1000个脉冲,按照上面的原理,每2个输入脉冲才产生一个输出脉冲,那么输出信号就是500Hz,输出信号频率就变成了输入信号的1/2.如果要实现任意进制的分频,简单而且实用的电路是采用计数器电路.集成计数器芯片有74系列的74ls190、74ls191、74ls192等,以及40系列的CD4029等.实现n进制分频的原理是这样的:假如一个二进制计数器,如果计数到了5,那么4个输出端从高位到低位的状态是0101,按照8421码,这个输出就是5,我们可以将这4个输出端从高位到低位的第2、4个输出端的信号接到一个与门的输入端,按照与门的工作特性,只有当两个输入都为1时,输出才为1,而计数器计数到5时,也就是说计数的输入端信号有5个脉冲时,计数的输出端从高位到低位的第2、4个输出端的信号正好都为1,与门才输出1,除此之外的任何情况,与门的两个输入端都不可能同时为1,这就实现了5分频.与"分频"概念对应的还有"倍频".倍频就是使输出端信号频率为输入端信号频率的倍数,实现输出频率为输入频率2、3、4、n倍的电路,分别叫2倍频、3倍频、4倍频、n倍频电路.至于现实中电脑术语里提到的"分频"和"倍频",那是说的是CPU与总线、外设之间工作频率的关系.为什么会有分频、倍频这个说法,按照标准微机原理教科书的说法是，CPU的工作频率可以很高,但是有些外部设备如硬盘、软盘,按照现在技术手段,把他们的工作频率设计成到达CPU的工作频率是不可能的.也就是说,一般情况下,CPU的工作频率永远是高于外部设备的,为了协调CPU与外部设备的工作时序,就只有进行"分频"、"倍频"处理.__原先并没有倍频概念，CPU的主频和系统总线的速度是一样的，但CPU的速度越来越快，倍频技术也就应允而生。
倍频器电路设计
倍频器电路设计
倍频器电路设计需要考虑以下几个方面：
1.输入频率和倍频系数：倍频器电路的输入频率和倍频系数是设计的基础，需要根据实际需求来确定。
2.电路结构：倍频器电路可以采用不同的结构，如RC 振荡器、LC振荡器、石英晶体振荡器等。
不同的结构具有不同的特点，需要根据实际需求来选择。
3.滤波器设计：倍频器电路中的滤波器用于滤除不需要的谐波和噪声，保证输出信号的纯净度。
需要根据实际需求来设计滤波器的类型和参数。
4.放大器设计：倍频器电路中的放大器用于放大输出信号，提高信号的幅度和功率。
需要根据实际需求来设计放大器的类型和参数。
5.相位检测和调整：倍频器电路中的相位检测和调整用于保证输出信号的相位与输入信号保持一致。
需要根据实际需求来设计相位检测和调整电路。
在具体设计过程中，可以采用以下步骤：
1.确定输入频率和倍频系数，选择合适的电路结构。
2.设计滤波器，滤除不需要的谐波和噪声。
3.设计放大器，放大输出信号的幅度和功率。
4.设计相位检测和调整电路，保证输出信号的相位与输入信号保持一致。
5.整体调试，检查各部分的工作状态，确保电路的稳定性和可靠性。
要注意的是，倍频器电路设计涉及到多个领域的知识，需要综合考虑各种因素，包括电路原理、电子元件、电路板设计等。
因此，在进行倍频器电路设计时，需要具备扎实的电子技术基础和丰富的实践经验。
倍频器电路设计 -回复
倍频器电路设计-回复什么是倍频器电路设计？倍频器电路设计是一种用于将输入信号频率倍增的电路。
它可以通过改变输入信号频率的周期来实现输出信号的频率加倍。
在现代电子设备中，倍频器电路被广泛应用于通信、雷达、医疗设备和其他高频应用领域。
实现倍频器电路的一种常见方法是使用锁相环（PLL）技术。
锁相环是一种反馈系统，通过比较输入信号与输出信号的频率相位差，并利用反馈调整输出信号频率，从而实现倍频效果。
锁相环电路由相位检测器、低通滤波器、电压控制振荡器和分频器等组成。
下面我们将一步一步介绍如何设计一个简单的倍频器电路。
第一步，选择合适的锁相环芯片。
在倍频器电路设计中，选择合适的锁相环芯片非常关键。
通常，我们需要考虑的因素包括工作频率范围、相位检测灵敏度、锁定时间和功耗等。
根据具体需求，选择适合的芯片型号。
第二步，确定输入和输出频率。
根据应用要求，确定输入信号和输出信号的频率范围。
例如，如果输入信号频率为100MHz，我们希望输出信号频率为倍增后的200MHz，那么我们需要设计一个2倍频的电路。
第三步，设计相位检测器。
相位检测器用于检测输入信号和输出信号的相位差，并将其转换为电压信号。
在设计相位检测器时，我们可以选择常见的相位频率检测器（PFD），根据芯片手册提供的电路设计指南，确定合适的元器件参数和连接方式。
第四步，设计低通滤波器。
低通滤波器用于滤除相位检测器输出中的高频杂波和噪声，得到稳定的控制电压。
在设计低通滤波器时，我们需要根据频率要求选择合适的电阻和电容值，以及滤波器的截止频率。
第五步，设计电压控制振荡器。
电压控制振荡器（VCO）根据输入的控制电压调整输出信号的频率。
在设计电压控制振荡器时，我们需要选择适当的电感、电容和电阻等元件，并根据芯片手册提供的设计指南确定合适的参数。
第六步，设计分频器。
分频器用于将VCO输出的高频信号进行分频，从而得到期望的倍频输出。
在设计分频器时，我们需要根据倍频系数确定适当的分频比，并选择合适的计数器电路或专用分频器芯片。
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倍频电路与分频电路的
设计
文件编码（GHTU-UITID-GGBKT-POIU-WUUI-8968）
课程设计说明书
课程名称：模拟电子技术课程设计
题目：倍频电路与分频电路的设计
学生姓名：
专业：
班级：
学号：
指导教师：
日期：年月日
一、设计任务与要求
1.设计一倍频电路，能完成2倍频、4倍频（甚至更多）功能。
且这些倍频能通过拨
可用晶振来完成）；动开关转换。
（振荡电路自行设计、制作，振荡频率应不低于11MH
Z
2.设计一分频电路，能完成1/2分频、1/4分频（甚至更低）功能。
且这些分频能通过拨
可用晶振来完成）。
动开关转换。
（振荡电路自行设计、制作，振荡频率应不低于11MH
Z
二、方案设计与论证
随着通信技术的日益发展，倍频技术应用的领域也日益增长。
例如CPU的倍频，最初CPU的速度与系统总线的速度是一样的,但随着CPU的速度要求越高，相应的倍频技术也就得到了迅速的发展。
其工作原理是使系统总线工作在低频状态，而CPU的运行速度可以通过倍频技术来提升。
改变频率的方法有很多种，本文只讨论几种：傅里叶法，锁相环法及乘法器与滤波器法。
方案一、傅里叶法：这是一种最简单的变频方式，它采用了傅里叶级数。
任何一个周期信号都能表示为其基波和其谐波的和，如果将变换振荡电路输出的正弦波为方波，那它可以用一下的公式表示：
接着就需要选择正确的谐波，接着可以通过一个带通滤波器来选择所需的谐波。
缺陷：自适用于低频。
方案二、锁相环法：在这个方法中，其输出频率不是直接是基准频率的输出，而是通过一个电压控制的振荡电路输出，它是通过一个相位比较器和基准电路频率同步。
要被比较的频率是要除以倍频因子。
由于频率的分割，压控振荡电路必须产生一个乘以n的频率。
此过程便实现了频率的改变。
局限：在大的频率范围内容易实现，起抖动差。
方案三、乘法器和滤波器法：此方法是，首先建立一个振荡电路，使其产生正弦波，而后通过一个乘法器，使其实现倍频，再通过一个滤波器，选择我们需要的频率，从而实现倍频。
分频是通过JK触发器实现，其原理是利用JK触发器的保持及翻转功能，实现分频，再通过一个滤波整流电路，得到所需的基波。
其大致框图如下图（1）：
三、单元电路设计与参数计算
1、LC三点式正弦波振荡电路原理图如下图（2）所示，其中包括输入滤波电路和输出滤波电路，消除噪音信号。
其产生的正弦波频率主要与C1、C6和L3相关。
计算公式如下：
图（2）
2、倍频实现电路如下图（3）所示，其中包括乘法电路和选频滤波电路，分别实现二倍频和四倍频。
用乘法器实现倍频原理：有公式如
22
cos
1
sin2wx
wx
-=
）
（，通公式可知，乘法器可实现倍频功能，同时也带来直流分量。
所以，在其后有整流选频滤波电路，实现去高频和直流分量功能。
而选频的计算公式如下：
图（3）
3、分频电路如图（4）所示，其中包括JK触发器，和选频整流滤波电路。
JK触发器是实现分频，其原理是利用JK触发器的保持和翻转功能实现分频，产生方波。
然后通过选频滤波电路实现选频和滤波，去除方波中的高频谐波部分和直流分量，保持基波，使其产生正弦波。
其计算公式如下：
图(4)
四、总原理图及元器件清单
1．总原理图
2．元件清单
型号参数名称
五、安装与调试
1、在LC三点式正弦波振荡电路中，只需讨论其输出频率相关的元器件参数，我们需要其输出的是大于12MHz的频率，由图（2）可知，影响其输出频率的元器件是C1，C6和L3，其输出频率计算公式如下：
代人参数算出结果为f=13.2MHz,而经过调试结果表明，其结果是正确的，结果如图（5）所示：
图（5）图(6)图（7）
2、在倍频放大电路中，其中乘法器和选频整流滤波电路可实现二倍频和四倍频，乘法器实现频率的放大，而滤波电路实现去除直流和高频分量。
其所用到的公式如下：
22cos 1sin 2wx wx -=）（，LC
f π21= 其二倍频的组成元件为C8=1pf 和L6=34uH ，四倍频的组成元件为C9=1pf 和L7=8.54uH,代人公式分别得f2=26.4MHz,f4=52.8MHz 。
测试结果如图（6）、（7）所示。
3、在分频电路中，其由JK 触发器及选频整流滤波电路组成，如图（4）所示。
JK 触发器利用其保持及翻转特性，把正弦波转换成方波并实现分频，然后经过选频滤波电路转换为二分频和四分频的正弦波。
所用到的公式如下：
选频整流滤波电路的二分频和四分频电路分别由C10=1pf 和L4=0.54uH 、及C11=1pf 和L5=2.16uH 组成，其分别代入公式得f ’2=6.5MHz,f ’4=3.2MHz 。
测试结果如图（8）、
（9）所示。
图（8）图（9）
六、性能测试与分析
1、LC 三点式正弦波振荡电路
此振荡电路可实现5-30MHz 范围的频率，可以通过改变C6来控制。
刚开始时，输入的直流电源和输出的正弦波没有经过滤波而得到的正弦波是很不稳定，后来经过查阅资料及与同学讨论，我才发现输入的直流电源也是有噪音波的，但后来发现在输入直流电源加了滤波后还是效果不大，最后在输出的正弦波也加滤波后，图形才稳定下来。
如图（10）所示。
2、二、四倍频电路
如图（3）所示，初始时并不了解要在乘法器后加选频整流滤波电路，就直接输出了。
不过图形是不进人意，因为在正弦波相乘后会有直流分量和一些高频谐波。
后来在其后加了滤波电路，效果便出来了，如图（10）所示。
3、二、四倍频电路
如图（4）所示，开始时我也没有加选频整流滤波电路，输出的是能实现分频的方波，后来经过了解到方波含有基波及许多高频谐波和直流分量，这是傅里叶的知识。
然后我设计了选频整流滤波电路，使其只输出基波。
如图（11）所示。
图（10）图（11）
七、结论与心得
1、结论：
本次课程设计，在完成倍频电路和分频电路的设计中，本文采用的乘法器和滤波整流电路实现了倍频功能，采用JK触发器和滤波整流电路实现了分频功能。
实验表明，此方案是可行的。
2、心得：
这次实习可以说很困难，因为需要设计电路，而我对于模电一窍不通，所以，我面临巨大的考验，我接过别人设计的电路图，自己研究，虽然没有弄明白，但是也是一次不错的经历，以后会慢慢的珍惜这种课程活动，增加自己的思考和创作能力。
八、参考文献
1、模拟电子技术
2、数字电子技术
3、百度。