同步时序逻辑电路
同步和异步时序逻辑电路的原理
同步和异步时序逻辑电路的原理
同步时序逻辑电路和异步时序逻辑电路是数字电路中常见的两种
设计方式。
同步时序逻辑电路的设计原理是基于时钟信号，即在设计电路中
需要引入一个时钟信号作为同步时序电路的控制信号。
同步电路中各
个逻辑门的输入信号只能在时钟上升沿之前稳定，而在时钟上升沿后，所有逻辑门输出信号也都会变成稳定的。
同步电路的时钟控制能够确
保电路的正确性，并且在同步时序电路中，设计师只需要考虑时序问题，简化了设计流程。
异步时序逻辑电路则没有时钟信号控制。
其设计原理是基于信号
的时序间隔，该电路中每一个逻辑门的输入信号在数学“连续性”的
要求下改变其状态，没有同步电路中严格的时钟同步。
异步电路跨越
时序间隔的时间存在一定的延迟，需要设计者考虑信号传播的速度和
稳定性等问题，所以相对来说设计复杂度较高。
综上所述，同步时序逻辑电路和异步时序逻辑电路分别适用于不
同的应用场景，设计时需要根据具体情况进行选择。
同步时序逻辑电路逻辑电路可分为组合逻辑电路和时...
根据时序电路的输出是否与输入x1 , …, xn有关可以把同步 时序逻辑电路分为Mealy型和Moore型。Mealy型同步时序 逻辑电路的输出由输入x1 , …, xn和现态决定：
Z i f i ( x1 , , xn , y1 , , yr ) Y j g j ( x1 , , xn , y1, , yr ) Z i f i ( y1 , , yr )
4.1 同步时序逻辑电路模型
同步时序逻辑电路具有统一的时钟信号。时钟信号通常是 周期固定的脉冲信号。同步时序逻辑电路在时钟信号的控 制下工作，其电路中的各个单元、器件在时钟信号到来时 读取输入信号、执行响应动作。
4.1.1 同步时序逻辑电路结构 同步时序逻辑电路在结构上可分为组合逻辑电路部分 和存储电路部分，并且存储电路受时钟信号控制。
而存储元件的输出y1, …, yr也作为组合逻辑部分的内部输入， y1, …, yr称为同步时序逻辑电路的状态。当新的时钟信号没 有到来的时候，同步时序逻辑电路的状态y1, …, yr不会发生 改变，即使输入x1 , …, xn有变化状态y1, …, yr也不会改变； 对于新的时钟信号到来之前的状态y1, …, yr称为现态，记作 记作y (n)或y；当新的时钟信号到达后，存储电路会根据激 励信号Y1, …, Yr而改变其输出y1, …, yr ，此时的状态称为次 态，记作y (n + 1)。当时钟信号没有到达时，电路处于现态， 次态是电路未来变化的走向；当时钟信号到来后，先前的 次态成为当前的现态。
4.2.3 JK触发器
JK触发器除时钟信号输入端外有J、K两个输入端，具有置 0，置1，翻转及保持四种功能，是一种功能较强的触发器。 JK触发器的状态方程为：
Q( n1) JQ KQ
时序逻辑电路分类
时序逻辑电路分类介绍时序逻辑电路是一种用于处理时序信号的电路，它由逻辑门和存储元件组成。
时序逻辑电路按照其功能和结构的不同，可以分为多种类型。
本文将对时序逻辑电路的分类进行全面、详细、完整和深入的探讨。
一、根据功能分类1. 同步时序逻辑电路同步时序逻辑电路是指其数据在同一个时钟上升沿或下降沿进行传递和存储的电路。
这类电路广泛应用于计算机中的寄存器、时钟驱动器和状态机等。
同步时序逻辑电路具有可靠性高、稳定性强的特点。
2. 异步时序逻辑电路异步时序逻辑电路是指其数据不依赖时钟信号而进行传递和存储的电路。
这种电路在通信系统中常用于数据传输和处理，如异步串行通信接口（UART）。
异步时序逻辑电路具有处理速度快和实时性强的特点。
二、根据结构分类1. 寄存器寄存器是一种时序逻辑电路，用于存储和传递数据。
寄存器通常采用D触发器作为存储元件，可以实现数据的暂存和移位操作。
寄存器广泛应用于计算机的数据存储和寄存器阵列逻辑器件（RALU）等。
2. 计数器计数器是一种时序逻辑电路，用于生成特定的计数序列。
计数器可以按照时钟信号对计数进行增加或减少，并可以在达到指定计数值时触发其他操作。
计数器被广泛应用于时钟发生器、频率分频器和时序控制等电路中。
3. 时序控制器时序控制器是一种时序逻辑电路，用于控制其他电路的时序和操作。
时序控制器根据输入的控制信号和当前的状态，通过逻辑运算和状态转移进行运算和控制。
时序控制器被广泛应用于计算机的指令译码和状态机的设计中。
三、根据存储方式分类1. 同步存储器同步存储器是一种时序逻辑电路，用于存储和读取数据。
同步存储器是在时钟信号作用下进行数据存取的，并且数据的读取和写入操作都在时钟的上升沿或下降沿进行。
同步存储器主要包括静态随机存储器（SRAM）和动态随机存储器（DRAM）等。
2. 异步存储器异步存储器是一种时序逻辑电路，用于存储和读取数据。
与同步存储器不同的是，异步存储器的读取和写入操作不依赖时钟信号，而是由数据访问信号和存储器内部的同步电路进行控制。
同步时序逻辑电路和异步时序逻辑
同步时序逻辑电路和异步时序逻辑
同步时序逻辑电路和异步时序逻辑电路的区别：
1、时钟信号不同
在同步时序逻辑电路中有一个公共的时钟信号，电路中各记忆元件受它统一控制，只有在该时钟信号到来时，记忆元件的状态才能发生变化，从而使时序电路的输出发生变化，而且每来一个时钟信号，记忆元件的状态和电路输出状态才能改变一次。
由于异步电路没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在电路处于稳定状态时才发生变化。
2、触发器的状态是否变化
同步时序电路中几乎所有的时序逻辑都是“同步逻辑”，有一个“时钟”信号，所有的内部内存（'内部状态'）只会在时钟的边沿时候改变。
异步时序逻辑电路分析时，还需考略各触发器的时钟信号，当某触发器时钟有效信号到来时，该触发器状态按状态方程进行改变，而无时钟有效信号到来时，该触发器状态将保持原有的状态不变。
参考内容：
同步逻辑最主要的优点：
是它很简单。
每一个电路里的运算必须要在时钟的两个脉冲之间固定的间隔内完成，称为一个'时钟周期'。
只有在这个条件满足下（不考虑其他的某些细节），电路才能保证是可靠的。
同步逻辑缺点：
时钟信号必须要分布到电路上的每一个触发器。
而时钟通常都是高频率的信号，这会导致功率的消耗，也就是产生热量。
即使每个触发器没有做任何的事情，也会消耗少量的能量，因此会导致废热产生。
最大的可能时钟频率是由电路中最慢的逻辑路径决定，也就是关键路径。
意思就是说每个逻辑的运算，从最简单的到最复杂的，都要在每一个时脉的周期中完成。
5第6章同步时序逻辑电路
① 作出状态图和状态表 根据问题要求， 设状态变量用y2、y1 表示，可直接作出计 数器的二进制状态图 如图5.31所示，二进 制状态表如表5.27所 示。
表5.27 状态表 现 态
y2 y1
次态 y n1
2
y1n1
/输出Z x=1 11/1 00/0
＞C
1 1K Q1
＞C
1 1K Q2 FF2 & Y
CP
＞C
1 FF1 Q1
＞C
1 Q2 FF2
FF1
同步时序逻辑电路的描述方法
时序电路的逻辑功能可以用逻辑函数表达式、状态图、状态 表、时序图四种方法来表示，这几种表示方法是等价的，并且可 以相互转换。
1.逻辑函数表达式
要完整地描述一个同步时序电路的结构和功能，必须用三组逻 辑函数表达式。 1）．输出函数表达式 ：是一组反映电路输出Z与输入x和状态y 之间关系的表达式。 Zi = fi(x1，…，xn ,y1,…，ys) i=1,2,…,m（Mealy型电路） Zi = fi(y1，…，ys) i=1,2,…,m（Moore型电路）
1 0 1 0 1 0 0 0
Y 0 0 0 0 0 0 1 1
②状态转移图
Q3 Q2 Q1
代表状态
输入值写出斜线之上 ，输出值写在斜线之 下
000 /1 111
/0 /1
001
/0
010
/0
011 /0
110
/0
101
/0
100
（3）时序图
在时钟脉冲序列作用下电路状态，输出状态随时间 变化的波形图叫做时序图。
异步时序逻辑电路和同步时序逻辑电路的不同之处在于
异步时序逻辑电路和同步时序逻辑电路的不
同之处在于
异步时序逻辑电路和同步时序逻辑电路是两种不同的时序逻辑电路，它们不仅应用于电子电路中，也能应用在计算机系统中。
异步时序逻辑电路和同步时序逻辑电路两者之间存在着许多不同之处。
首先，异步时序逻辑电路是一种非同步逻辑电路，它没有固定的时序规则，可以根据电路的输入条件来触发电路重新设计，其工作起来更为灵活，但是由于没有固定的时序规则，使得异步时序逻辑电路速度较慢。
另一方面，同步时序逻辑电路是一种同步逻辑电路，它拥有严格的时序规则，每个电路的时序状态都有一定的变化规律，速度较快，但是限制较多，需要更为精确的设计。
总之，异步时序逻辑电路和同步时序逻辑电路是两者之间最大的区别，它们本质上都适用于控制电路，但各有利弊。
应根据实际背景选择合适的时序逻辑电路。
同步时序逻辑电路设计的一般步骤
同步时序逻辑电路设计的一般步骤1.确定需求：首先，需要明确电路的功能和性能需求。
这包括输入和输出的规格，时钟频率，输入和输出的时序关系以及其他约束条件。
2.确定设计规范：根据需求，制定电路设计的一般规范，包括数据通路、控制器、状态机等的规范。
这些规范有助于设计过程的准确性和一致性。
3.划分功能模块：将整个电路设计划分为不同的功能模块，每个模块负责实现一个具体的功能。
根据设计规范，确定各个模块的边界和功能。
4.设计每个功能模块：对于每个功能模块，进行详细的设计。
这包括选择适当的逻辑元件，如逻辑门、触发器等，进行逻辑电路设计。
根据需要，可能需要使用编码器、解码器、计数器等组件。
5.进行时序分析：对于整个电路，进行时序分析以确保时序正确性。
这包括设计验证、时序约束分析、时钟域划分和检查等步骤。
时序分析可通过模拟、仿真或形式化验证实现。
6.进行综合与布局布线：将设计转化为物理实现。
这包括综合工具的使用，将设计转换为标准单元表述。
然后进行布局布线，将标准单元放置在芯片上，并通过金属线端口互连。
这个过程需要综合工具和布局布线工具的支持。
7.进行时序优化：根据实际硬件资源和时序约束，对设计进行优化。
目标是满足时序要求并最小化资源使用。
优化方法包括逻辑重写、时钟树优化、功耗优化等。
8.进行后仿真和验证：对设计进行后仿真和验证，以确保设计的正确性和功能性。
这可以通过模拟或仿真来完成。
如果发现问题或错误，需要进行相应的调整和修改。
9.实现和测试：将优化后的设计转化为实际的电路板或芯片。
然后进行测试和验证以确保设计的正确性、可靠性和性能。
10.文档编写和更新：为了方便后续的维护和理解，对设计过程进行文档编写。
这包括设计规范、电路原理图、时序约束、布局布线规则等的文档。
同时，需要根据实际使用情况对设计进行更新和维护。
总之，同步时序逻辑电路设计是一个系统性的过程，涉及到多个步骤和环节。
这些步骤的顺序和重要性可能会因实际情况而有所不同，但总体原则是确保设计的正确性、功能性和可靠性。
同步时序逻辑电路的分析方法
时序逻辑电路的分析方法时序逻辑电路的分析：根据给定的电路，写出它的方程、列出状态转换真值表、画出状态转换图和时序图，而后得出它的功能。
同步时序逻辑电路的分析方法同步时序逻辑电路的主要特点：在同步时序逻辑电路中，由于所有触发器都由同一个时钟脉冲信号CP来触发，它只控制触发器的翻转时刻，而对触发器翻转到何种状态并无影响，所以，在分析同步时序逻辑电路时，可以不考虑时钟条件。
1、基本分析步骤1）写方程式：输出方程：时序逻辑电路的输出逻辑表达式，它通常为现态和输入信号的函数。
驱动方程：各触发器输入端的逻辑表达式。
状态方程：将驱动方程代入相应触发器的特性方程中，便得到该触发器的状态方程。
2）列状态转换真值表：将电路现态的各种取值代入状态方程和输出方程中进行计算，求出相应的次态和输出，从而列出状态转换真值表。
如现态的起始值已给定时，则从给定值开始计算。
如没有给定时，则可设定一个现态起始值依次进行计算。
3）逻辑功能的说明：根据状态转换真值表来说明电路的逻辑功能。
4）画状态转换图和时序图：状态转换图：是指电路由现态转换到次态的示意图。
时序图：是在时钟脉冲CP作用下，各触发器状态变化的波形图。
5）检验电路能否自启动关于电路的自启动问题和检验方法，在下例中得到说明。
2、分析举例例、试分析下图所示电路的逻辑功能，并画出状态转换图和时序图。
解：由上图所示电路可看出，时钟脉冲CP加在每个触发器的时钟脉冲输入端上。
因此，它是一个同步时序逻辑电路，时钟方程可以不写。
①写方程式：输出方程：驱动方程：状态方程：②列状态转换真值表：状态转换真值表的作法是：从第一个现态“000”开始，代入状态方程，得次态为“001”，代入输出方程，得输出为“0”。
把得出的次态“001”作为下一轮计算的“现态”，继续计算下一轮的次态值和输出值。
依次类推，直到次态值又回到了第一个现态值“000”。
现态次态输出Y00101000110110010100010010101010001③逻辑功能说明：电路在输入第6个计数脉冲CP后，返回原来的状态，同时输出端Y 输出一个进位脉冲。
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同步时序逻辑电路『数字逻辑』(毛法尧编著)教案 ?李澄举? ? 面向21世纪教材 ?第四章同步时序逻辑电路教学重点:掌握同步时序电路的特点和分析方法;掌握同步时序电路的设计方法。
教学难点:同步时序电路的设计。
时序逻辑电路的工作特点是:任何时刻电路的输出不但取决于该时刻电路的输入，还取决于电路过去的输入。
同步时序逻辑电路的工作方式:电路中有统一的时钟信号。
仅当时钟信号到来时，电路的状态才能发生变化，而且只改变一次。
时钟信号起着同步的作用。
4(1同步时逻辑电路模型4(1(1 同步时序逻辑电路的结构同步时序逻辑电路是一种与时间顺序有关的电路，由组合电路和存储电路两大部分组成，并形成反馈回路。
;有关概念:外部输出:Z… Z; 1m内部输出:Y… Y;又叫存储元件的输入。
1r外部输入:x… x; 1n内部输入:y… y; 1r电路的状态(就是存储元件的状态):如内部输入y... y;(叫存储元件的输出)，称为存储1rn元件的现态,记作y，或记作y。
在内部输出Y (1)Y的作用下，存储元件将改变状态，所改变的状rn+1态称为次态，记为y。
若Z=f(x, … x,y, …, y) i i 1 n 1 rY=g(x, … x, y, …, y) i i 1 n 1 r则称为Mealy型电路。
在Mealy型电路里，外部输出Z不仅和外部输入x有关，而且和存储元件的现态y有关。
若Z=f(y, …, y) i i 1 rY=g(x, … x, y, …, y) i i 1 n 1 r则称为Moor型电路。
在Moor型电路里，外部输出Z和外部输入x没有关系，只和存储元件的现态y有关。
Y=g(x, … x, y, …, y)称为激励函数，又叫控制函数。
它之所以称为激励函数，i i 1 n 1 r是指存储元件在信号x, … x, y, …, y的共同作用(激励)下，发生状态的改变。
又指存储1 n 1 r元件要实现从现态到次态的转变，是由信号x, … x, y, …, y控制的。
1 n 1 r4(1(2 同步时序逻辑电路的描述在同步时序电路里，电路的输出不仅取决于当前的输入，而且还取决于电路的现态。
故描述同步电路的逻辑功能，不能只用真值表。
1(状态表:2(状态图:第 1 页共 7 页『数字逻辑』(毛法尧编著)教案 ?李澄举? ? 面向21世纪教材 ? 4(2 触发器触发器是能够存储一位二进制数的理想器件。
同步时序逻辑电路常用触发器来做存储元件。
4(2(1 R-S触发器1(基本R-S触发器(是直接复位置位的触发器)讲述基本R-S触发器的工作原理用“或非”门组成的触发器。
第一次接触触发器，作较为详细的介绍:Q输入端:R端?复位端输出端:Q端端，为互补端。
一般称Q端为输出端。
S端?置位端“或非”门组成的基本R-S触发器的输入信号高电平有效。
即当R或S为1时，即在该输入端输入了高电平有效信号。
当R或S为0时，即在该输入端输入了无效信号低高电平。
通过对工作原理的分析，得到了反映其功能的真值表。
在真值表中，触发器的现态也是输入信号。
在功能说明一列中最后一行注明“不确定”一是指即当R和S都为1时，QQ = = 0，触发器的两个输出端的互补状态遭到破坏，失去了触发器的作用;二是指当R和S都为1之后来了正常信号，这时触发器的状态难以确定。
故以110和111定为不会出现的取值组合，即为无关项。
在实际使用时，应禁止R和S的取值都为1。
这是基本R-S触发器的输入约束条件。
对于由“与非”门构成的基本R-S触发器来说，它是输入低电平有效，输入约束条件是禁止R和S的取值都为0。
记住两个构造的基本R-S触发器的逻辑符号，因为对于集成电路来说，主要掌握集成块的外部引脚功能。
2(时钟控制R-S触发器实际运用的触发器都是由时钟节拍控制翻转的。
在时钟信号没有到来时，触发器保持原态，只有在时钟信号到来时才发生状态转换。
电路结构:由“与非”门构成的基本R-S触发器加上两个“与非”门构成。
CP 是时钟脉冲信号。
工作原理:当CP=0时，进入基本R-S触发器的两个“与非”门被封锁，基本R-S触发器的两个输入端都为无效的高电平1信号，触发器保持原态。
当CP=1时，被封锁的两个“与非”门被打开，两个输入端的信号通过“与非”门，即等效通过“非”门进入基本R-S触发器。
通过对工作原理的分析，得到了反映其功能的真值表。
这真值表和用“或非”门构成的基本R-S触发器的真值表一样。
可见时钟控制R-S触发器的输入信号是高电平有效，当然也存在约束条件。
其他表示触发器功能的方法还有状态表、状态图和次态方程。
第 2 页共 7 页『数字逻辑』(毛法尧编著)教案 ?李澄举? ? 面向21世纪教材 ?触发器状态表的填写:在填写次态时，因RS触发器有两个输入端，信号的4种取值组合，应按格雷码次序分成4列填写。
填写好后还可当卡诺图使用。
触发器状态图的画法:因一个触发器有2种状态，应画两个圆圈表示0状态和1状态。
箭头指向为状态转换方向。
在箭头上标明状态转换所需的激励信号。
触发器次态方程的得出:可把状态表当作卡诺图，于是得出:n+1RQQ=S+ (当CP =1时有效)RS=0 (约束条件)RS触发器的改进电路?主从RS触发器。
主触发器用来接收信号时，同时封锁从触发器;从触发器用来接收主触发器的输出信号时，同时封锁了主触发器。
保证触发器在一个时钟周期内只完成一次翻转过程。
翻转过程在时钟脉冲的下降沿到来后完成。
4(2(2 D触发器D触发器只有一个输入端，解决了输入信号之间的约束问题。
n+1D触发器的功能:CP=0时保持。
当CP=1时，Q=D (当CP =1时有效);故根据D的取值可知这时有置0和置1的功能。
改进电路?维持阻塞D触发器保证触发器在一个时钟信号作用期间只变化一次，杜绝了在CP =1时的空翻现象。
维持阻塞D触发器的逻辑符号。
异步复位端R和异步置位端S的作用:它们的复位和置位DD都是直接的，不受CP的限制，故称异步。
4(2(3 JK触发器JK触发器中J是置1端，K是置0端，输入高电平有效。
JK触发器的电路结构有其特点。
JK触发器功能表见如右:JK触发器有两个不受约束的输入端。
当J=K=1时，触发器翻转。
触发器的翻转是指状态Q从0变到1或从1变到0，并不一定要J=K=1。
如功能表所见，置1、置0时也可能造成翻转。
JK触发器有4个功能，是逻辑功能最多的触发器。
经过改良的JK触发器有主从JK触发器和边缘触发的JK触发器。
JK触发器的状态表和状态图如下:JK触发器的次态方程是:n+1QKQQ=J+ (当CP 下降沿到来后有效)第 3 页共 7 页『数字逻辑』(毛法尧编著)教案 ?李澄举? ? 面向21世纪教材 ? 4(2(4 T触发器将JK触发器的两个输入端J和K连接起来，并用符号T表示，就构成了T触发器。
T触发器的次态方程是:n+1QTQQ=T+=T Q (当CP 下降沿(也有上升沿)到来后有效) ,4(3 同步时序逻辑电路分析根据给定的逻辑电路图，找出它的状态表(或状态图)和时间图来描述电路的工作过程以及输入输出关系，说明电路的逻辑功能和工作特性。
通过电路分析，可以了解各种给定时序电路的特点，有助于改进电路的设计。
分析步骤:第一步:列出输出函数表达式和激励函数表达式;第二步:建立状态转移真值表??改为根据激励函数表达式作出状态方程;第三步:作出状态表，画出状态图;第四步:用文字和时间图描述电路的逻辑功能。
例4.1 给定图4.23所示的同步时序逻辑电路，试分析该电路的逻辑功能。
电路类型:Moore型电路。
第一步:各个触发器的激励函数表达式为J=K=1;J=K=xy ,11221Moore型电路输出函数表达式Z= y ，Z= y可以不写。
1122n+1QKQ第二步:将激励函数表达式代入次态方程Q=J+得出状态方程:n+1yKy y=J+= xyy ,,2222122n+1yyKyy=J+= 111111第三步:根据状态方程作出状态表:先列出表头，有x和4组现态值。
先填x=0这一列的次态。
n+1在y y=00一行和x=0的值代入y和212n+1n+1n+1y表达式，得y y=01，注意高位和121低位一一对应。
n+1n+1y由于y= 的简单规律，可在x=0一列按行在y的位置填写1、0、1、0。
111n+1n+1n+1n+1对于y= xyy，x=0时y y=00得y=0，y y=01得y=1，y y=10得y=1，,,221212212212n+1y y=11得y=0，如这一列框格所示。
212 填x=1这一列的次态用如上的方法填写，结果如该列的方框。
根据状态表作出状态图:电路的4个状态用4个圈，每个圈由于一个外部输入有两个取值，应发出两条箭头线。
根据状态表的每一行来画连接线，如上图所示。
第四步:描述电路逻辑功能:所分析的同步时序电路是模4可逆计数器。
当电路输入x=0时，可逆计数器进行加法计数;当电路输入x=1时，可逆计数器进行减法计数。
用时间图描述电路的逻辑特性:这种描述方式能较形象地说明时序电路的工作情况，并可和实验观察的波形相比较，是第 4 页共 7 页『数字逻辑』(毛法尧编著)教案 ?李澄举? ? 面向21世纪教材 ?较常用的描述时序电路特性的方式。
时间图又叫时序图，在时间图上，按时间顺序画了8个CP脉冲。
按JK触发器的工作特性，它在CP的下降沿到来之前接收信号，在CP的下降沿到来时触发翻转。
x的输入序列是串行输入数据11110000。
n+1y在图上没有专门y的图象，这是因为现态和次态是相对的，对于两个相邻的状态，前一个是现态，后一个是次态。
画时间图时要先画CP信号，然后对准其下降沿画出垂直的虚线，得到所谓的“时间段”。
y的波形就是根据这些因素画出来的。
例4.2 给定图4.26所示的同步时序逻辑电路，试分析该电路的逻辑功能。
电路类型:Mealy 型电路。
采用两个D触发器。
y一、D==y; x，y，yx21221D=x; 1y Z = x y。
2 1n+1y 二、 y=y; x212n+1y= x; 1三、状态表、状态图:四、电路的逻辑功能:虽然作出了状态表和状态图，但仍难得出电路的逻辑功能，需作出时间图分析。
设电路的初态y y为00，输入x的串行数据为2101011101，n+1n+1则在第1个CP到来时，y y=00，Z =0; 21n+1n+1在第2个CP到来时，y y=01，Z =0; 21n+1n+1在第3个CP到来时，y y=10，Z =0; 21n+1n+1在第4个CP到来时，y y=01，Z =1; 21n+1n+1在第5个CP到来时，y y=01，Z =0; 21n+1n+1在第6个CP到来时，y y=01，Z =0; 21n+1n+1在第7个CP到来时，y y=10，Z =0; 21n+1n+1在第8个CP到来时，y y=01，Z =1; 21y注意，Z = x y是组合电路，表明在x=1时，输出Z只与现态y y有关，与次态2 211n+1n+1y y无关。