第四章同步时序逻辑电路
同步和异步时序逻辑电路的原理
同步和异步时序逻辑电路的原理
同步时序逻辑电路和异步时序逻辑电路是数字电路中常见的两种
设计方式。
同步时序逻辑电路的设计原理是基于时钟信号，即在设计电路中
需要引入一个时钟信号作为同步时序电路的控制信号。
同步电路中各
个逻辑门的输入信号只能在时钟上升沿之前稳定，而在时钟上升沿后，所有逻辑门输出信号也都会变成稳定的。
同步电路的时钟控制能够确
保电路的正确性，并且在同步时序电路中，设计师只需要考虑时序问题，简化了设计流程。
异步时序逻辑电路则没有时钟信号控制。
其设计原理是基于信号
的时序间隔，该电路中每一个逻辑门的输入信号在数学“连续性”的
要求下改变其状态，没有同步电路中严格的时钟同步。
异步电路跨越
时序间隔的时间存在一定的延迟，需要设计者考虑信号传播的速度和
稳定性等问题，所以相对来说设计复杂度较高。
综上所述，同步时序逻辑电路和异步时序逻辑电路分别适用于不
同的应用场景，设计时需要根据具体情况进行选择。
同步时序逻辑电路逻辑电路可分为组合逻辑电路和时...
根据时序电路的输出是否与输入x1 , …, xn有关可以把同步 时序逻辑电路分为Mealy型和Moore型。Mealy型同步时序 逻辑电路的输出由输入x1 , …, xn和现态决定：
Z i f i ( x1 , , xn , y1 , , yr ) Y j g j ( x1 , , xn , y1, , yr ) Z i f i ( y1 , , yr )
4.1 同步时序逻辑电路模型
同步时序逻辑电路具有统一的时钟信号。时钟信号通常是 周期固定的脉冲信号。同步时序逻辑电路在时钟信号的控 制下工作，其电路中的各个单元、器件在时钟信号到来时 读取输入信号、执行响应动作。
4.1.1 同步时序逻辑电路结构 同步时序逻辑电路在结构上可分为组合逻辑电路部分 和存储电路部分，并且存储电路受时钟信号控制。
而存储元件的输出y1, …, yr也作为组合逻辑部分的内部输入， y1, …, yr称为同步时序逻辑电路的状态。当新的时钟信号没 有到来的时候，同步时序逻辑电路的状态y1, …, yr不会发生 改变，即使输入x1 , …, xn有变化状态y1, …, yr也不会改变； 对于新的时钟信号到来之前的状态y1, …, yr称为现态，记作 记作y (n)或y；当新的时钟信号到达后，存储电路会根据激 励信号Y1, …, Yr而改变其输出y1, …, yr ，此时的状态称为次 态，记作y (n + 1)。当时钟信号没有到达时，电路处于现态， 次态是电路未来变化的走向；当时钟信号到来后，先前的 次态成为当前的现态。
4.2.3 JK触发器
JK触发器除时钟信号输入端外有J、K两个输入端，具有置 0，置1，翻转及保持四种功能，是一种功能较强的触发器。 JK触发器的状态方程为：
Q( n1) JQ KQ
同步时序逻辑电路设计的一般步骤
同步时序逻辑电路设计的一般步骤
设计同步时序逻辑电路的一般步骤如下：
1. 确定问题需求：明确电路的功能和性能要求，了解电路所需的输入和输出信号。
2. 分析问题需求：分析输入信号的特性和逻辑关系，了解所需实现的逻辑功能。
3. 确定电路的逻辑结构：根据问题需求，确定所需逻辑模块（如触发器、计数器、状态机等）的类型和数量，并确定它们之间的连接关系。
4. 设计逻辑电路图：根据确定的逻辑结构和所需逻辑功能，绘制逻辑电路图，包括逻辑模块的输入输出端口和信号线的连接方式。
5. 进行逻辑时序设计：根据问题需求，确定逻辑元件的时序性质，如时钟频率、延迟要求等，以及逻辑元件的输入输出关系。
6. 进行逻辑优化：分析设计电路的性能指标和优化需求，可尝试对电路进行逻辑简化、速度优化或面积优化等。
7. 进行电路模拟验证：使用电路模拟器对设计的电路进行验证，确保电路的功能和性能满足设计要求。
8. 进行电路布局布线：将设计的逻辑电路转化为物理电路，在
布局设计中，要考虑电路布局的最小化、布线的最短路径和最小功耗等因素。
9. 进行静态时序分析：进行静态时序分析，检查电路中的时序相关问题，如时钟走时、数据到达时间等，以确保电路的正确性和稳定性。
10. 进行时序验证和测试：对设计的电路进行时序验证和测试，以确保电路的功能和性能满足设计要求。
11. 进行电路仿真和验证：通过仿真和验证，确认电路的正确
性和性能，以便进一步进行优化和改进。
12. 进行后续维护和优化：根据实际应用情况，进行电路的后
续维护和优化，以适应新的功能需求或改进电路的性能。
数电课件同步时序逻辑电路的设计方法
Q3Q 2Q1Q 0
RCO 74161(1)
ET EP
RD LD D3 D2 D1 D 0 CP
1
1 计数脉冲
清零脉冲
14 14
（2）异步级联
例：用两片单时钟4位二进制可逆计数器74191采用异步级联 方式构成8位二进制异步可逆计数器。
Q7Q6 Q5Q4
Q3Q 2Q1Q 0 D/U
RCO
74191(2) EN
解： （1）根据设计要求，设定状态:：
S0——初始状态或没有收到1时的状态； S1——收到一个1后的状态； S2——连续收到两个1后的状态； S3——连续收到三个1（以及三个以上1）后的状态。
7
（2）根据题意可画出原始状态图：
（3）状态化简。
观察上图可知，S2和S3是等 价状态，所以将S2和S3合并， 并用S2表示，得简化状态图:
Y Q1nQ0n00 01 11 10
X 00 0 0 × 10 0 1 ×
10
根据次态卡诺图和D触发器的驱动表可得各触发器的驱动 卡诺图：
各触发器的次态和输出卡诺图
D1 Q1nQ0n00 01 11 10 X 00 0 0 ×
10 1 1 ×
D 0 Q1nQ0n00 01 11 10 X 00 0 0 ×
0/0
S0 X/Y 0/0 S
S3 1/1
0/0 1/0 0/0 1/1
0/0
X/Y S
0/0
S0
1/0
0/0
S1 1/0
S2 1/1
S1 1/0
S2
8
（4）状态分配。
该电路有3个状态，可以用2位二进制代码组合（00、01、10、11）中 的 三个代码表示。本例取S0=00、S1=01、S2=11。
第4章 时序逻辑电路设计
1模型
时序电路按其状态的改变方式不同，可分为同 步时序逻辑电路和异步时序逻辑电路两种，在 图4.5中，当CLK1与CLK2为相同信号时，该 电路为同步电路；当CLK1与CLK2为不同信号 时，该电路为异步电路。
output q;
reg
q;
always@(posedge clk or posedge rst)
begin
if(rst==1’b1)
q<=1’b0;
else if(en==1’b1)
q<=data;
else ;
end
endmodule
带同步复位、上升沿触发的触发器
module dff_synrst(data,rst,clk,q); input data,rst,clk; output q; reg q; always@(posedge clk) begin if(rst==1’b1) q<=1’b0; else q<=data; end
本设计要求用仿真和测试两种手段来验证 计数器的功能。实验时，可以通过修改十进 制计数器的设计得到六进制、100进制计数器。
三、设计要求
(1) 完成各模块的Verilog HDL设计编码； (2) 进行功能仿真； (3) 下载并验证计数器功能； (4) 如果60进制计数器要求用6进制和10进制
计数器搭建电路，请画出设计连接图，并 完成设计编码和验证。
else q<=data; end endmodule
带异步复位和置位、上升沿触发的触发器
module dff_asynrst(data,rst,set,clk,q);
同步时序逻辑电路的设计步骤
时序逻辑电路的设计，就是从给定的逻辑功能入手，通过一系列的设计过程，最终得到电路的实现方案，即逻辑电路图。
当然，最终得到的时序电路也分两种，即同步时序电路和异步时序电路。
一般来讲，完成相同的逻辑功能，异步时序电路的整体结构要比同步时序电路简单一些，但是，其设计过程也明显较后者复杂，难以掌握。
组合逻辑电路的设计过程，基本可看做分析的逆过程，类似的，同步时序路的设计过程和分析过程之间，也有互逆的特点。
★ 同步时序逻辑电路的设计步骤◆ 逻辑抽象根据逻辑要求，进行逻辑抽象，明确该电路的状态量的含义，并确定输入、输出变量和状态数；根据电路的逻辑功能，明确状态迁移关系，从而建立原始状态图。
此过程中，重点在于找到电路的状态量，理解其含义。
◆ 状态化简在原始状态图中，若两个电路状态在相同的输入条件下，得到相同的次态结果和输出结果（即状态迁移关系相同），就称这两个状态为等价状态。
显然，等价状态是可以合并的，合并后，得到该电路的最简状态图。
◆ 状态编码根据最简状态图中，状态的数量，确定需要使用的触发器的数量，并用二进制代码表示各个状态，即对状态进行编码。
至此，最初的设计要求已完全数学化，得到了一个完全数学化的状态图。
设最简状态图中，状态个数为 ，需要使用的触发器个数为，则两者数量关系上满足： 。
同时，如果 ，则意味着是从 种状态中选取 个，对电路的状态图进行赋值，这样的选择方案是不唯一的。
如果选择的编码方案得当，则可以很大程度上简化设计过程和最终得到的电路结构，反之，如果选择不当，设计出来的电路就会比较复杂。
因此，选择编码方案是有一定技巧性的。
此外，这也意味着电路存在无效状态，那么，设计完成后，需要检查电路的自启动能力。
◆ 推导逻辑表达式根据编码后的状态图，得到逻辑表达式，即电路的输出方程和触发器的状态方程。
n n M 221≤<-n M 2≠n 2M n M这一步工作中，一般是将状态图转化为表示输出信号和次态的卡诺图，并进行卡诺图法化简，从而得到对应的输出方程和状态方程。
同步时序逻辑电路设计的一般步骤
同步时序逻辑电路设计的一般步骤1.确定需求：首先，需要明确电路的功能和性能需求。
这包括输入和输出的规格，时钟频率，输入和输出的时序关系以及其他约束条件。
2.确定设计规范：根据需求，制定电路设计的一般规范，包括数据通路、控制器、状态机等的规范。
这些规范有助于设计过程的准确性和一致性。
3.划分功能模块：将整个电路设计划分为不同的功能模块，每个模块负责实现一个具体的功能。
根据设计规范，确定各个模块的边界和功能。
4.设计每个功能模块：对于每个功能模块，进行详细的设计。
这包括选择适当的逻辑元件，如逻辑门、触发器等，进行逻辑电路设计。
根据需要，可能需要使用编码器、解码器、计数器等组件。
5.进行时序分析：对于整个电路，进行时序分析以确保时序正确性。
这包括设计验证、时序约束分析、时钟域划分和检查等步骤。
时序分析可通过模拟、仿真或形式化验证实现。
6.进行综合与布局布线：将设计转化为物理实现。
这包括综合工具的使用，将设计转换为标准单元表述。
然后进行布局布线，将标准单元放置在芯片上，并通过金属线端口互连。
这个过程需要综合工具和布局布线工具的支持。
7.进行时序优化：根据实际硬件资源和时序约束，对设计进行优化。
目标是满足时序要求并最小化资源使用。
优化方法包括逻辑重写、时钟树优化、功耗优化等。
8.进行后仿真和验证：对设计进行后仿真和验证，以确保设计的正确性和功能性。
这可以通过模拟或仿真来完成。
如果发现问题或错误，需要进行相应的调整和修改。
9.实现和测试：将优化后的设计转化为实际的电路板或芯片。
然后进行测试和验证以确保设计的正确性、可靠性和性能。
10.文档编写和更新：为了方便后续的维护和理解，对设计过程进行文档编写。
这包括设计规范、电路原理图、时序约束、布局布线规则等的文档。
同时，需要根据实际使用情况对设计进行更新和维护。
总之，同步时序逻辑电路设计是一个系统性的过程，涉及到多个步骤和环节。
这些步骤的顺序和重要性可能会因实际情况而有所不同，但总体原则是确保设计的正确性、功能性和可靠性。
第4章 时序逻辑电路
建立时间tsetup：输入信号D在时钟边沿到达前需稳定的时间
保持时间thold ：输入信号D在时钟边沿到达后需继续稳定的时间
20
2.4 D触发器
带使能端的D触发器：通过使能端EN信号来控制是否在时钟信号的触
发边沿进行数据的存储。
2选1
多路复用器
EN有效（=1） 选择外部D输入
EN无效（=0） 保持触发器当前的输出
D锁存器状态表、状态图和特征方程
状态转移表
D
Q*
0
1
0
1
D锁存器的时序图
特征方程：Q* = D（C=1）
状态图
D=1
D=0
0
1
D=1
D=0
D
C
Q
18
2.4 D触发器
由一对主、从D锁存器构成
主
D触发器符号
CLK
从
主锁存器
从锁存器
L
写入
不变
上升沿
锁存
开始写入
H
不变
写入
从锁存器只在时钟CLK的上升沿到来时采样主锁存器的输出QM的
• 输出逻辑模块G ：输出函数（现态和外部输入的逻辑函数）
Mealy型：输出依赖于当前状态和当前输入信号
Moore型：输出仅依赖于当前状态，和当前输入信号无关
输出=G(现态,输入)
标准脉冲信号
属于Mealy型时序逻辑电路
6
1.2 时序逻辑电路基本结构
Moore型：输出信号仅依赖于当前状态。
输出=G(现态)
在置位态下，若R输入变为高电平，则经过两级门延迟变为复位态
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0d 0 01
其约束条件为：
1d0 11
R+S=1
Q(n+1)
基本R－S触发器的一个重要特性：如果连
续出现多个置0或置1信号，只有第一个置0或置
1信号起作用。利用这一特性可消除机械开关的
触点抖动。
基本R－S触发器也可由"或非"门组成。
4.3.2 时钟控制R－S触发器
在数字系统中，通常要求触发器按一定的时间
钟控触发器的功能表和状态表如下：
钟控R－S触发器功能表
RS 00 01 10 11
Q(n+1) Q 1 0 d
功能说明 不变 置1 置0 不定
钟控R－S触发器状态表
现态
次 态 Q(n+1)
Q RS=00 0 1 1 1
0
0
1
d
1
1
1
d
钟控R－S触发器状态图 RS
00, 10
01
0
1
10
10 0 0
00, 01
钟控R－S触发器的状态方程为：
RS Q 00
01
11
10
Q(n+1)＝S＋RQ
00 1 d0 111 d0
RS = 0 (约束条件)
Q(n+1)
钟控R－S触发器存在次态不能确定和"空 翻"两个问题。
4.2 状态表和状态图
状态表与状态图是用来表示同步时序电路 的输入、输出、现态、次态之间转移关系的两 种常用工具。
4.2.1 Mealy 型状态表和状态图
如果同步时序电路的输出是输入和现 态的函数，即Zi= fi (x1,…， xn ; y1,…， yr ) , i=1, …, m ，则称该电路为Mealy型电路。
节拍动作，即让输入信号的作用受到时钟脉冲的控
制，为此出现了带时钟控制的R－S触发器，其逻
辑图和逻辑符号如下：
Q
Q
0
1
Q
Q
G1 &
& G2
1 G3 &
R 0
10
CP 1
0 & G4
S 1
R CP S
当CP为0时，不论R，S为何值，触发器的 状态保持不变；当CP为1时，触发器的状态取 取决于R和S，工作原理与R－S触发器相同。
即Zi= fi (y1,…, yr ) , i=1, …, m , 则称电路为 Moore型电路。它的电路结构图可表示为:
x1 xn
组合电路
y1 yr
Y1 Yl
存储器件
…… …
…
组合电路
z1 zm
一、状态表 Moore 型电路状态表
现态
次态 输入x
y
y(n+1)
输出 Z
该表表明：当电路处于状态y时，输出 为z，若输入为x，则在时钟脉冲作用下， 电路进入次态y(n+1)。
一、状态表 Mealy 型电路状态表
现态
次态 / 输出 输入x
y
y(n+1)/Z
该表表明：处在状态y的同步时序电路，当输 入为x时，输出为z，且在时钟脉冲作用下， 电路进入次态y(n+1)。
某Mealy 型电路状态表
现态 y
A B C
次态 / 输出(y(n+1)/Z)
x=0
x=1
A/0
B/0
A/0
第四章 同步时序 逻辑电路
学习要求：
• 了解时序电路的基本结构、分类和常用 的描述方法；
• 熟悉各种触发器的功能和使用；
• 熟练掌握同步时序电路分析和设计的基 本方法；
• 熟悉状态图的建立，状态简化和状态分 配的各个重要环节。
4.1 时序逻辑电路模型
时序电路：一个电路在任何时刻的稳定输出不仅与该时
某Moore 型电路状态表
现态 y
A B C
次 态 y(n+1)
x=0 x=1
C
B
B
C
B
A
输出 Z
0 1 0
二、状态图
A/0
y/z
x
y(n+1) Z'
1 0
0 C/0
1
1
B/1 0
Moore型电路状态图
某Moore型电路状态图
4.3 触发器
触发器是一种存储元件，在电路中用来" 记忆"电路过去的输入情况。
时序电路的逻辑函数由下列方程组成： Zi= fi (x1,…， xn ; y1,…， yr ) , i=1, …, m Yj= gj (x1,…， xn ; y1,…， yr ) , j=1, …, l
两种时序电路类型见下图：
… …
… …
x1 xn
组合电路
…
z1 x1 zm xn
组合电路
…
z1 zm
y1 yr
Y1 Yl
存储器件
…
时钟 (a) 同步时序电路
y1 yr
Y1 Yl
存储器件或
…
延时器件
(b) 异步时序电路
时序电路输入信号的波形图：
时钟脉冲 (CP)
同步脉冲 0 1 1 0 1 0 1 1
异步脉冲 1 0 1 0 1
0
11
同步电平 0
异步电平
1
1 10 01
1 01 1 0 10 1 0
yr
Y1 Yl Y1 . Yl：时序电路的激励或内部输出；
存储器件
…
状态：过去的输入已不存在，但可以通过存 储器件把它们记录下来，称之为状态。记录下来 的信息可能和过去的输入完全一样，也可能是经 过了组合电路加工处理后的结果。我们把某一时 刻之前的状态称为"现态"，把这一时刻之后的状 态称为"次态"，"现态"和"次态"是一个相对的概 念，分别用y(n)(或y)和y(n+1)表示。
Q 0
G1 & 1 R1
Q 1
& G2
0
0 S
QQ RS
基本R－S触发器的输入与状态之间的 逻辑关系可用触发器的功能表来描述。
基本R－S触发器功能表
RS
Q(n+1)
功能说明
00 01 10 11
d
不定
0
置0
1
置1
Q
不变
基本R－S触发器的次态方程为：QRS00 01 11 10
Q(n+1)＝S＋RQ
刻电路的输入信号有关，而且与该电路过去的输入有关，
这样的电路称为"时序电路"。 时序电路由组合电路和存储(记忆)器件及反馈回
路三部分组成，见下图.
… …
x1 xn
y1
组合电路
…
z1 x1 . xn：时序电路的输入或外部输入； zm z1 . zm：时序电路的输出或外部输出；
y1.. yr：时序电路的状态或内部输入；
一个触发器具有两种稳定的状态,一个称之 为 "0"状态，另一种称之为"1"状态。在任何时刻, 触发器只处于一个稳定状态,当触发脉冲作用时, 触发器可以从一种状态翻转到另一种状态。
常用的触发器有R–S触发器, D触发器J – K 触发器和T触发器。
4.3.1 基本R－S触发器
基本R－S触发器可 由两个"与非"门交叉 耦合组成，其逻辑图和逻辑符号如下：
C/0
B/0
A/1
二、状态图
状态图是一种反映同步时序电路状态转 移规律和输入、输出取值关系的有向图。
y x/z y(n+1)
0/0 A
1/1
1/0
B 0/0
0/0 1/0 C
Mealy型电路状态图
某Mealy型电路状态图
4.2.2 Moore 型状态表和状态图
如果同步时序电路的输出仅是现态的函数,