简化FPGA测试和调试
NI半导体测试系统STS
强大的软件工具用来开发、调试和部署测试程序
STS包括TestStand、LabVIEW和内置的系统工具，其中TestStand新增了用于半导体测试管理的新特性， LabVIEW可用于开发代码模块，内置的系统工具则可用于系统校准、诊断、资源监测和控制。
STS操作界面可让您轻 松地选择、运行以及查 看关键的测试程序数 据，所有操作均在一个 强大的界面上完成。
半导体 测试系统
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– Glen Peer 测试工程总监， IDT
所有系统共享通用的可互换设备接口板，这样的接口板设计为系统提供了可扩展能力，从 而满足不同的引脚数和测点数需求。综上，STS为射频/模拟核心设备的射频测试和混合 信号测试提供了一种成本优化的高性能测试解决方案。这些射频/模拟核心设备包括：射 频功放、微机电系统(MEMS)加速度计以及功耗管理芯片等。
专业服务
NI经验丰富的工程技术人员和联盟合作伙伴团队随时准备助您克服任何挑战，确保您的成功。
■ 原型开发和可行性分析 ■ 连接接口解决方案
■ 工程咨询和开发帮助
美国公司总部
11500 N Mopac Expwy Austin, TX 78759-3504 电话： 512 683 0100 传真： 512 683 9300 info@
TestStand
STS的核心是TestStand即时可用测试管理软件，该软件用来帮助您快速开发和部署测试程序。借助TestStand，您可以使 用多种编程语言编写的测试代码模块搭建测试序列。用户可以轻松指定执行流、生成测试报告、数据库录入以及连接其他 公司系统。关键特性包括：
■ 具有多站点支持功能的 测试序列编辑器
对于需要更快速响应的关键型 应用需求，除了SSP权益，还 可享受更多服务，比如：
FPGA试题
【第一章】1、FPGA芯片的发展主要体现在哪几个方面？未来的发展趋势是什么？(1) 大容量、低电压、低功耗(2) 系统级高密度(3) FPGA和ASIC出现相互融合。
(4) 动态可重构2、EDA技术的优势是什么？缩短开发周期，有各类库的支持，简化逻辑设计，有利于设计文档的管理，能仿真测试，开发者有自主权，将所有开发环节纳入统一的自顶向下的设计中，有效的利用了计算机的自动设计能力。
3、EDA的设计流程包括哪几个环节？①设计输入（原理图/HDL文本编辑）②综合③FPGA/CPLD 适配④时序仿真与功能仿真⑤FPGA/CPLD编程下载⑥FPGA/CPLD器件电路硬件检测。
4、硬件描述语言的种类有哪些？VHDL 、Verilog HDL、SystemVerilog、System C 等5、自顶向下设计方法的优点是什么？过程大部分由计算机完成，可植性强，便于系统的优化和升级，以及对模型进行及时的修改，以改进系统或子系统的功能，更正设计错误，提高目标系统的工作速度，减小面积耗用，降低功耗和成本等。
在EDA技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。
高效，高稳定性，省时省力，成本较低。
6、ip核可分为哪几类？①软IP 、②固IP、③硬IP7、ip在EDA技术的应用和发展中的意义是什么？IP就是将某些功能固化，而当EDA设计也需要这些功能的时候，就可以直接将植入了此功能的IP拿过来直接用，而不用再重新设计。
这样既可以提高效率又可以减少设计风险。
IP核具有规范的接口协议，良好的可移植与可测试性，为系统开发提供了可靠的保证。
8、EDA的概念Electronic Design Automation，电子设计自动化。
简单一点EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言完成设计文件，然后由计算机自动地完成逻辑编译，化简，分割，综合，优化，布局，布线和仿真，直至对于特定目标芯片的适配编译，逻辑映射和编程下载等工作。
基于FPGA的JESD204B接口设计
技术交流DOI:10.3969/j.issn.1006-6403.2023.05.016基于FPGA 的JESD204B 接口设计［吴震霖］针对传统的ADC 数据传输方式存在的问题，提出了基于FPGA 的JESD204B 接口设计方法。
该方法利用FPGA 内部的高速串行接口以及IP 核实现JESD204B 协议的物理层和数据链路层的功能。
硬件测试结果表明，该方法使用FPGA 实现JESD204B 接口，满足FPGA 与高速ADC 芯片之间通过JESD204B 链路进行数据传输的需求，提高了数据传输的稳定性。
吴震霖硕士研究生，中国电子科技集团公司第三十四研究所,研究方向为高速数据采集与传输技术。
关键词：JESD204B 协议 高速串行接口 ADC FPGA摘要1 引言随着软件无线电技术的发展，高速ADC 的应用范围越来越广泛[1]。
数字中频技术使用高速ADC 对模拟中频信号进行采样，将模拟信号转换为适合FPGA 处理的数据流，对中频信号的采样通常要求ADC 具有高采样率的特点，因此，FPGA 与高速ADC 芯片之间的数据传输量巨大[2]。
传统的FPGA 与ADC 芯片之间通过并行的LVDS 接口进行传输，存在通道间串扰大、同步难的缺点[3]。
JESD204B 协议采用串行数据链路，减少了FPGA 与ADC 芯片之间互连的管脚数量，更少的走线布线，简化了系统设计，同时，可以实现更高的采样率，可以实现确定性时延，数据传输更加稳定可靠[4]。
介绍了JESD204B 协议的分层结构，并提出了基于FPGA 的JESD204B 接口设计方法，说明了该方法的时钟结构、发送器结构、接收器结构和AXI4-Lite 管理接口。
最后，将设计的JESD204B 接口在硬件平台上进行测试验证。
2 JESD204B 协议分层JESD204B 协议的分层结构如图1所示，包括应用层、传输层、数据链路层、物理层[5]。
发送端与接收端通过高速串行接口连接，从发送端到接收端可实现确定性延迟。
(完整版)基于FPGA的等精度频率计的设计与实现毕业设计
第一章课题研究概述1.1课题研究的目的和意义在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此，频率的测量就显得更为重要。
测量频率的方法有多种,其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。
目前常用的测频方案有三种：方案一：完全按定义式Ｆ＝ＮＴ进行测量。
被测信号Ｆx经放大整形形成时标ГX，晶振经分频形成时基TR。
用时基TR开闸门，累计时标ГX 的个数，则有公式可得Ｆx=1ГX=NTR。
此方案为传统的测频方案，其测量精度将随被测信号频率的下降而降低。
方案二：对被信号的周期进行测量，再利用Ｆ＝１Ｔ（频率＝１周期）可得频率。
测周期时，晶振ＦR经分频形成时标ГX，被测信号经放在整形形成时基TＸ控制闸门。
闸门输出的计数脉冲Ｎ＝ГXTR，则TX=NГX。
但当被测信号的周期较短时，会使精度大大下降。
方案三：等精度测频，按定义式Ｆ＝ＮＴ进行测量，但闸门时间随被测信号的频率变化而变化。
如图１所示，被测信号Ｆx经放大整形形成时标ГX，将时标ГX经编程处理后形成时基TR。
用时基TR开闸门，累计时标ГX的个数，则有公式可得Ｆx=1ГX=NTR。
此方案闸门时间随被测信号的频率变化而变化，其测量精度将不会随着被测信号频率的下降而降。
本次实验设计中采用的是第三种测频方案。
等精度频率计是数字电路中的一个典型应用，其总体设计方案有两种：方案一：采用数字逻辑电路制作，用IC拼凑焊接实现。
其特点是直接用现成的IC组合而成，简单方便，但由于使用的器件较多，连线复杂，体积大，功耗大，焊点和线路较多将使成品稳定度与精确度大打折扣，而且会产生比较大的延时，造成测量误差、可靠性差。
方案二：采用可编程逻辑器件（CPLD）制作。
随着现场可编程门阵列FPGA的广泛应用，以EDA工具作为开发手段，运用VHDL等硬件描述语言语言，将使整个系统大大简化，提高了系统的整体性能和可靠性。
fpga基本概念partition
fpga基本概念partitionFPGA（Field-Programmable Gate Array）是一种可编程逻辑器件，可以按照需求配置硬件功能，从而在系统中实现特定的功能。
FPGA的设计包括各种组件的布局和互连，其中，partition（分区）是FPGA设计中的一个重要概念。
本文将介绍FPGA分区的基本概念以及其在FPGA设计中的应用。
分区是指将FPGA的硬件资源划分为逻辑上独立的几个部分。
每个分区可以由一个或多个模块组成，每个模块包含一组逻辑电路和互连资源。
在FPGA设计中，我们一般将设计分为多个分区，每个分区负责实现不同的功能，从而提高设计的模块化和可扩展性。
FPGA分区的基本概念可以通过以下几个方面来理解：1.硬件资源划分：FPGA分区将硬件资源划分为不同的区域。
每个分区可以包含LUT（Look-Up Table）、寄存器、BRAM（Block RAM）以及其它可编程逻辑元素，这些元素可以根据设计的需要进行配置和连接。
2.时钟域划分：FPGA设计中常常涉及到不同的时钟域，每个时钟域的时钟信号有不同的频率和相位。
分区可以划分时钟域，使得不同的时钟域的逻辑电路分开，从而简化时钟域划分和信号处理。
3.时序约束：在FPGA设计中，时序约束是指对于每个时钟域中的逻辑块，定义其与时钟信号之间的延迟等约束条件。
通过合理的分区设计，可以使得时序约束的分析和满足更加容易。
4.逻辑分割：FPGA分区可以将整个设计根据功能进行逻辑分割。
每个分区可以包含一个或多个模块，这些模块实现不同的功能，比如计算、存储、控制等。
逻辑分割可以提高设计的模块化和可维护性。
FPGA分区在FPGA设计中有着重要的应用，下面我们将介绍几个具体的应用场景。
1.多时钟域划分：在一些复杂的FPGA设计中，会涉及到多个时钟域的协同工作。
通过将不同的时钟域划分到不同的分区中，可以更好地解决时钟域交叉问题，减小设计的复杂性。
2.逻辑分组和复用：通过合理的分区设计，可以将具有相似功能的逻辑电路分组到同一个分区中，从而提高逻辑复用率。
EDA技术与FPGA基础
EDA技术与FPGA基础3.1 EDA技术现代电子技术的核心是EDA(Electronic Design Automation电子设计自动化)技术。
EDA技术就是依赖功能强大的计算机，在EDA工具软件平台上，对以硬件描述语言HDL(Hardware Description Language)为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、逻辑化简、逻辑分割、逻辑综合、结构综合(布局布线)，以及逻辑优化和仿真测试，直至实现既定的电子线路系统功能。
EDA 技术使得设计者的工作仅限于利用软件的方式，即利用硬件描述语言和EDA软件来完成对系统硬件功能的实现。
EDA技术在硬件实现方面融合了大规模集成电路制造技术，IC版图设计技术、ASIC测试和封装技术、FPGA/CPLD编程下载技术、自动测试技术等；在计算机辅助工程方面融合了计算机辅助设计(CAD)，计算机辅助制造(CAM)、计算机辅助测试(CAT)、计算机辅助工程(CAE)技术以及多种计算机语言的设计概念：而在现代电子学方面则容纳了更多的内容，如电子线路设计理论、数字信号处理技术、数字系统建模和优化技术及长线技术理论等等。
因此EDA技术为现代电子理论和设计的表达与实现提供了可能性。
当然，这里的所谓EDA主要是指数字系统的自动化设计，因为这一领域的软硬件方面的技术已比较成熟，应用的普及程度也比较高。
而模拟电子系统的EDA正在进入实用，其初期的EDA工具不一定需要硬件描述语言。
此外，从应用的广度和深度来说，由于电子信息领域的全面数字化，基于EDA的数字系统的设计技术具有更大的应用市场和更紧迫的需求性。
EDA技术的发展历程同大规模集成电路设计技术、计算机辅助工程、可编程逻辑器件，以及电子设计技术和工艺的发展是同步的。
20世纪80年代，集成电路设计进入了CMOS(互补场效应管)时代，复杂可编程逻辑器件已进入商用阶段，而在80年代末，出现了FPGA(Field Programmable Gate Array现场可编程门阵列)和CPLD(Complex Programmable Logic Device复杂可编程逻辑器件)，其特点是直接面向用户，具有极大的灵活性和通用性，使用方便，硬件测试和实现快捷，开发效率高，电子系统设计工程师可以在实验室中设计出专用的IC, 实现系统的集成，从而大大缩短了产品上市时间，降低了开发成本。
AltiumDesigner开发FPGA教程
AltiumDesigner开发FPGA教程适⽤Altium Designer6.7 NB1兼容100%FPGA智能通⽤仿真开发器NanoKitLiveDesign实验教程编译:雾都魅影QQ群: 25763226深圳脑拓科技有限公司前⾔本⼿册以protel的最新⾼端版本Altium Designer 6.7为开发平台，以兼容Altium NB1的NanoKit仿真开发器为实现基础，详细地介绍了FPGA项⽬和嵌⼊式系统项⽬从设计到⽬标板实现的完整开发过程，介绍了NanoKit仿真开发器的使⽤⽅法，并介绍了Altium Designer 6.7 系统中虚拟仪器的使⽤⽅法。
本⼿册假定使⽤者对硬件描述语⾔VHDL或Verilog HDL，Altium Designer 6.7设计软件的使⽤具有⼀定的基础。
如⽤户对上述知识不了解，请查阅相关书籍。
Altium Designer 6.7增强了FPGA的开发功能，特别适⽤于个⼈FPGA开发。
其软硬件并⾏开发思想必将在不久的将来成为FPGA开发的主流思想，在国外已经慢慢地流⾏起来，并受到很⾼的评价。
Altium Designer 6.7在FPGA开发⽅⾯有以下主要特点。
（1）⽀持不依赖于FPGA⼚商即各个⼚商通⽤的数字系统开发。
Altium Designer 6.7实现了跨⼚家FPGA设计，以前FPGA每⼀个⼚家每⼀个系列的FPGA设计都需要有专门对应的下载⼯具，但是现在Altium Designer 6.7克服了这种⿇烦，实现了不受芯⽚⼚家型号约束的设计⽅法。
由于各个FPGA⼚家不同芯⽚引脚有些不同，Altium Designer 6.7提供了⼀个可以定义引脚之间连接的约束⽂件（Constrain Files）,可以定义不同FPGA与PCB上的引脚对应关系。
这样就可在NanoKit仿真开发器上将设计好的FPGA逻辑关系换烧到不同的⼚家⽣产的不同系列的FPGA上；就可以依赖于不同⼚商的FPGA⽽进⾏开发。
FPGA数字信号处理原理及实现
摘自：北京化工大学 何宾 《FPGA数字信号处理原理及实现》本文只包括“信号检测理论” “噪声及其处理” “数字信号及处理”3小节，全本请参见：/html/10‐04/4155221103381dfe.shtml第1节 信号检测理论1.1 信号检测理论事件A不会发生的概率是P(A)=0，时间B一定发生的概率是P(B)=1。
因此，概率0是不发生，概率1是一定发生。
任何事件的发生可用概率0到1来表示，如：扔一枚硬币，出现正面的概率和出现反面的概率P(H)=0.5，P(T)=0.5。
1.1.1 概率的柱状图表示柱状图表示信号发生的概率。
为数字信号生成直方图，可以打乱全部信号的采样值。
如从最小值到最大值分成许多等间隔小格子，把信号放入其中并计算输出信号在不同格子的数目或信号范围。
图8.1给出了随时间变化的信号用柱状图的表示。
对随机信号的45个采样值，通过计算以下区间{–3→–2}，{–2→–1}，{–1→0}，{0→1}，{1→2}，{2→3}内的个数来产生信号在柱状图上的分布，这个信号是不确定的，但可以从直方图中获得平均（或典型）样本值信号的一些信息。
例如：选一样本x，在{‐1→1}的概率是50%，因而概率P(.)可以用下式表示为：使用信号的更多采样值，则柱状图更接近信号的概率密度函数（PDF）。
如图8.2所示：可以归一化这个直方图，图8.2(b)是规模直方图，为了产生一个真正的概率密度，一个区间的宽度是1，如8.2(c)图所示，在图8.2(b)的1000个样本中，有8个区间，则下一个样本在区间‐2到2的概率可用下式表示为：式中：在x=‐2(1),…,2，步长为1，从‐2开始求和的值，如‐2，‐1，0等。
.1.1.2 概率密度函数1.1.2.1高斯概率密度函数高斯概率密度函数（PDF）是众所周知的钟形曲线，如图8.3所示。
其概率密度函数用下式表示为:高斯曲线能用它的特征来表示：均值μ和方差σ2。
从高斯概率密度函数PDF可以看出，大多数值在期望值附近。
fpga工程师岗位特点
fpga工程师岗位特点FPGA工程师岗位特点FPGA（Field-Programmable Gate Array）是一种可编程逻辑器件，广泛应用于数字电路设计和嵌入式系统开发中。
FPGA工程师是指从事FPGA设计、开发和调试工作的专业人员。
FPGA工程师岗位具有以下特点：1. 技术要求高：FPGA工程师需要具备扎实的数字电路知识和编程能力，熟悉硬件描述语言（HDL）如Verilog和VHDL，并掌握FPGA开发工具的使用。
此外，还需要了解FPGA芯片的架构和特性，熟悉各种常用外设接口和通信协议。
2. 跨学科综合能力要求：FPGA工程师需要具备跨学科的综合能力，能够结合硬件和软件技术进行系统设计和开发。
他们需要理解系统的整体架构和功能需求，根据需求进行FPGA的逻辑设计和编程，并协调软硬件之间的接口和通信。
3. 需要解决复杂的问题：FPGA工程师常常需要解决复杂的问题，如时序约束、时钟域划分、资源优化等。
他们需要具备分析和解决问题的能力，能够对设计进行综合优化，提高系统性能和可靠性。
4. 需要具备团队合作能力：FPGA工程师通常需要与其他团队成员合作，如系统工程师、软件工程师和硬件工程师等。
他们需要与团队成员进行有效的沟通和协作，共同完成项目的设计和开发任务。
5. 需要具备测试和调试能力：FPGA工程师需要进行测试和调试工作，确保设计的正确性和稳定性。
他们需要掌握各种调试工具和方法，如仿真、调试器和逻辑分析仪等，能够快速定位和解决问题。
6. 需要持续学习和创新：FPGA技术日新月异，工程师需要不断学习和掌握最新的技术和工具。
他们需要关注行业动态，参与技术交流和研讨会，并能够将新的技术和方法应用到实际项目中，不断提升自己的技术水平和创新能力。
7. 需要具备项目管理能力：FPGA工程师通常需要参与项目管理工作，负责制定项目计划、安排资源和监控进度。
他们需要具备良好的时间管理和组织能力，能够合理安排工作和应对项目风险。
EDK介绍
EDK介绍
指令一侧总线接口 数据一侧总线接口
可选择的配置
EDK介绍
Xilinx的EDK工具主要包含：Xilinx Platfrom Studio（XPS）人机界面、嵌入式系统工具套件 、嵌入式处理IP核，比如处理器和外设、 Platform Studio SDK（Software Development Kit ，SDK） SDK基于Eclipse开放源码框架，设计人员可以 选择使用SDK开发自己的嵌入式软件应用程序 。
EDK介绍
基于设计人员选择的板子，设计人员通过BSB选择并 配置基本元素,比如：处理器类型、调试接口、缓存配置、 存储器类型和大小、外设等。 对于BSB不支持的目标系统，设计人员可以选择定制 板选项。使用这个选项时，必须指定未来板子的硬件，并 且要给出用户约束文件UCF。 如果选择的是支持的目标板，BSB向导自动加入UCF 文件。当退出BSB时，BSB所建立的MHS和MSS文件自动 加入到XPS工程中，设计员能在XPS中进行更进一步设计
板级支持包
系统网表
Data2MEM
Compiled ELF 编译ELF 编译
?
2
3
Compiled BIT 编译比特流
1
?
加载软件到Flash 加载软件到 调试器
下载相关镜像到FPGA 下载相关镜像到
下载比特流到FPGA 下载比特流到 Chipscope
RTOS, BSP
SDK
XPS
EDK介绍
最终下载到FPGA的嵌入式比特流文件时软件、硬件比 特流合并在一起的。硬件部分比特流包括MHS文件、 用户自定义HDL代码，二者经过综合实现后，产生 .ngc网表，生成硬件系统的比特流文件；软件系统包 括MSS文件、用户.c/cpp/asm文件，通过GCC编译器 ，生成目标文件.obj，再经过连接合成软件系统的比特 流文件；最后通过Data2ME过程，将软、硬件比特流 合成完整系统比特流文件，通过JTAG链路下载到 FPGA芯片中。
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简化FPGA测试和调试
由 技术编辑 于 星期二, 09/17/2013 - 16:45 发表
FPGA的设计速度、尺寸和复杂度明显增加，使得整个设计流程中的验证和调试成
为当前FPGA系统的关键部分。获得FPGA内部信号有限、FPGA封装和印刷电路
板电气噪声，这一切使得设计调试和检验变成设计周期中最困难的流程。此外，几
乎当前所有的像CPU、DSP、ASIC等高速芯片的总线，除了提供高速并行总线接
口外，正迅速向高速串行接口的方向发展。FPGA也不例外，每一条物理链路的速
度从600Mbps到高达10Gbps，高速IO的测试和验证更成为传统专注于FPGA内
部逻辑设计的设计人员面临的巨大挑战。这些挑战使设计人员会把绝大部分设计周
期时间放在调试和检验设计上。
设计阶段即应考虑测试问题
在FPGA系统设计完成前，有两个不同的阶段：设计阶段、调试和检验阶段。设计
阶段的主要任务是输入、仿真和实现;调试和检验阶段的主要任务是检验设计，校正
发现的任何错误。
在设计阶段不仅要设计，而且要使用仿真工具开始调试。实践证明，正确使用仿真
技术为找到和校正设计错误提供了一条有效的途径。但是，不应依赖仿真作为调试
FPGA设计的唯一工具，有许多问题仅仅通过仿真是无能为力的。
此外，还需要提前考虑调试和检验阶段，规划怎样在线快速调试FPGA，这可以定
义整体调试方法，帮助识别要求的任何测试测量工具，确定选择的调试方法对电路
板设计带来的影响。针对可能选用的FPGA存在的高速总线，除了考虑逻辑时序的
测试和验证外，应该充分考虑后面可能面临的信号完整性测试和分析难题。
在调试阶段，必需找到仿真没有找到的棘手问题。怎样以省时省力的方式完成这一
工作是一个挑战。
嵌入式逻辑分析仪只能进行状态分析
在设计阶段需要作出的关键选择是使用哪种FPGA调试方法。在理想情况下，希望
有一种方法可以移植到所有FPGA设计中，能够洞察FPGA内部运行和系统运行过
程，为确定和分析棘手的问题提供相应的处理能力。基本在线FPGA调试方法有两
种：使用嵌入式逻辑分析仪以及使用外部逻辑分析仪。选择使用哪种方法取决于项
目的调试需求。
主要FPGA厂商针对器件的在线调试都提供了嵌入式逻辑分析仪内核。这些知识产
权模块插入FPGA设计中，同时提供触发功能和存储功能。它们使用FPGA逻辑资
源实现触发电路，使用FPGA存储模块实现存储功能。它们使用JTAG配置内核操
作，并用来把捕获的数据传送到PC上进行查看。由于嵌入式逻辑分析仪使用内部
FPGA资源，因此其通常用于大型FPGA，这些大型FPGA可以更好地消化插入内
核带来的开销。一般来说，用户希望内核占用的FPGA逻辑资源不超过可用资源的
5%。与任何调试方法一样，还要知道这种方法存在的部分矛盾。
在针脚与内部资源上，嵌入逻辑分析仪内核不使用额外的测试针脚，因为它通过现
有的JTAG针脚访问内核。这意昧着即使设计受到FPGA针脚限制，您也可以使用
这种方法。矛盾在于，它使用的内部FPGA逻辑资源和存储模块可以用来实现设计。
此外，由于使用片内内存存储捕获的数据，因此内存深度一般相对较浅。
嵌入式逻辑分析仪核心的探测非常简单。它使用现有的JTAG针脚，因此不必担心
怎样把外部逻辑分析仪连接到系统上。矛盾在于，尽管嵌入式逻辑分析仪可以查看
FPGA操作，但没有一种方式把这些信息与电路板级或系统级信息时间关联起来。
而把FPGA内部的信号与FPGA外部的信号关联起来对解决最棘手的调试挑战至关
重要。在分析方法上，嵌入式逻辑分析仪只能进行状态分析。
从成本与灵活性上分析，大多数FPGA厂商提供了嵌入式逻辑分析仪内核，而其价
格要低于全功能外部逻辑分析仪。虽然用户希望更多的功能，但嵌入式逻辑分析仪
内核的功能无论通用性、分析方式、触发能力，还是存储和分析能力都弱于全功能
外部逻辑分析仪，而用户通常需要这些功能，来捕获和分析棘手的调试挑战。例如，
嵌入式逻辑分析仪只能在状态模式下操作，它们捕获与FPGA设计中已有的指定时
钟同步的数据，因此不能提供精确的信号定时关系。
外部逻辑分析仪可解决更加广泛的问题
由于嵌入式逻辑分析仪方法存在的部分限制，许多FPGA设计人员已经采用外部逻
辑分析仪方法，来利用FPGA的灵活性和外部逻辑分析仪的处理能力，如泰克TLA
系列逻辑分析仪。
在这种方法中，感兴趣的内部信号路由到FPGA没有使用的针脚上，然后连接到逻
辑分析仪上，这种方法提供了非常深的内存，适合调试那种出现故障和实际导致该
故障的原因在时间上相距很远的问题;对于需要采集大量数据进行后期分析的设计
人员也非常必要。另外它还可以把内部FPGA信号与电路系统中的其他活动时间关
联起来。
与嵌入式逻辑分析仪方法一样，也需要平衡许多矛盾。在针脚与内部资源上，外部
逻辑分析仪方法采用非常少的逻辑资源，不使用FPGA内存资源。它释放了这些资
源，来实现所需功能。现在的矛盾在于，必需增加专用于调试的部分针脚数量，而
很明显，设计要使用这些针脚。
在探测与工作模式问题上，外部逻辑分析仪探测要比嵌入式逻辑分析仪方法要求的
探测复杂一些。必需确定怎样使用逻辑分析仪探头探测FPGA内部信号，而不能使
用电路板上已有的JTAG连接器。最简便的方式是在电路板中增加一个测试连接器，
这可以简便地把FPGA信号与系统中的其他信号关联起来。
在成本与灵活性问题上，尽管外部逻辑分析仪的购买价格确实要高于嵌入式逻辑分
析仪，但使用外部逻辑分析仪可以解决更加广泛的问题。逻辑分析仪不仅可以用于
FPGA调试，还可以用来解决其他数字设计挑战，它被公认为进行通用数字系统硬
件调试的最佳工具。外部逻辑分析仪能够实现更加灵活的采集模式和触发功能。通
过外部逻辑分析仪，可以设置最多16个不同的触发状态(每一个状态含高达16个
条件判断分支)，每一个通道提供256M的内存，并且可以在定时分析模式下以高达
125ps的分辨率(8GHz采样)捕获数据。
选择合适的FPGA调试方法
这两种方法都可以使用，采用哪种方法要视具体情况而定。挑战在于确定哪种方法
更适合您的设计。
用户可以问自己预计有哪些问题需要解决?如果您认为问题仅限于FPGA内部的功
能性，那么使用嵌入式逻辑分析仪可以提供要求的所有调试功能。但是，如果预计
有更多的调试问题，要求检验定时余量、把内部FPGA活动与电路板上的其他活动
关联起来，或要求更强大的触发功能，那么使用外部逻辑分析仪更适合满足调试需
求。
当FPGA芯片针脚存在超过200M的高速总线，例如集成内存控制器的DDRI、
DDRII内存总线，以及集成高SerDes的高速串行IO总线，信号完整性测试是保证
设计成功的基础。
用户可能问除状态数据外，是否需要考察快速定时信息?外部逻辑分析仪允许以高达
125ps的分辨率(8GS/s采样)查看FPGA信号详细的定时关系，这有助于检验设计
中实际发生的事件，检验设计的定时余量。嵌入式逻辑分析仪只能捕获与FPGA中
已有的指定时钟同步的数据。
需要捕获多深的数据外部逻辑分析仪提供的采集内存更深。一般在嵌入式逻辑分析
仪中，最大取样深度设为128Kb，这一数字受到器件限制。而在外部逻辑分析仪中，
可以捕获最多256Mb样点。这有助于查看和分析更多的问题及潜在原因，从而缩
短调试时间。
设计中更多地受限于针脚还是受限于资源?使用嵌入式逻辑分析仪不要求任何额外
的输出针脚，但必须使用内部FPGA资源，实现逻辑分析仪功能。使用外部逻辑分
析仪要求使用额外的输出针脚，但使用内部FPGA资源的需求达到最小(或消除了这
种需求)。
来源：中国电子报、电子信息产业网
FPGA
外部逻辑分析仪
嵌入式逻辑分析仪
初级知识库