基于VHDL-4位电子密码锁的设计说明

理工大学本科实验报告题目：基于VHDL 4位电子密码锁的设计课程名称：数字电路课程设计学院（系）：电子信息与电气工程专业：电子英强班级：学生：学号：完成日期：2013.7.8成绩：2013 年7 月08 日题目：基于VHDL 4位电子密码锁的设计1 设计要求○1电子密码锁为4位8421BCD码，多于4位，密码只取前4位。

○2在输入密码错误，给出一个错误信号，有三次输入机会，若三次密码都输入错误，则给出一个报警信号，此后只能由密码管理员取消报警信号。

○3在输入密码正确的情况下，可以再次设定密码。

○4每次输入一个密码，将显示在7段数码管上，并依次左移。

○5每次输入密码的时候，按取消（cancel）键可以取消这次密码的输入，课重新输入4位密码。

2 设计分析及系统方案设计在实验室DE2开发板的条件下，考虑到key键只有4个，可以用switch开关来实现密码输入模块，用switch[9]~switch[0] 来实现数字9~0的输入，并通过译码模块将其转化为8421BCD码，由8421BCD码来驱动7段数码管作为密码锁的显示模块。

每按一个键，产生一个上升沿，给4个数码管做时钟，实现没输入一个数左移一位的效果。

为了实现密码输入多于4位，可以构造一个模为4的计数器来控制只取前4位密码。

共有三次输入密码的机会，可以构造一个模为3的计数器来控制。

密码比较模块：当按下确定键（yes）键，则将输入的密码和置密码进行比较。

密码输入模块：当输入密码正确时，再输入密码，利用重置密码键（set_psw）直接将其赋值给置的密码psw即可实现。

LED显示模块，用来显示密码输入的正确与否。

若输入密码与置密码一致，则锁打开，输出一个高电平给LEDG，绿灯亮，密码错误则输出一个高电平给LEDR，红灯亮。

综合上述分析，本系统的硬件部分主要由密码锁输入译码模块、密码锁显示模块、密码锁控制模块、密码比较和重置模块和LED显示模块五个部分组成。

3系统以及模块硬件电路设计说明：1. 密码锁显示模块：段数码管是电子开发过程中常用的输出显示设备。

在本设计中使用的是4个四位一体、共阳极型七段数码管。

其单个静态数码管如右图所示。

2.密码输入和译码模块：用switch[9]~[0]实现数字9到0的输入。

clk Clk_in分频器密码锁输入和译码start resetNum[9]至Num[0]Out0Out1Out2Out3 q(4 downto 0)CancelOut_q(15 downto 0)Psw(15 downto 0)DE2开发板上使用的元件的管脚编号如下： 端口名 FPGA 管脚 说明alarm pin_af23 报警信号，红灯亮 cancel pin_v1 取消密码输入 clk pin_n2 50MHz 时钟 correct pin_ae22 密码正确，绿灯亮 num[0] pin_n25 输入数字0到9num[1] pin_n26 num[2] pin_p25 num[3] pin_ae14 num[4] pin_af14 num[5] pin_ad13 num[6] pin_ac13 num[7] pin_c13 num[8] pin_b13 num[9] pin_a13 out0[0] pin_af10 u0数码管 out0[1] pin_ab12 out0[2] pin_ac12 out0[3] pin_ad11 out0[4]pin_ae11CorrectOut_erroralarmyes密码比较和重置Set_psw4 系统的VHDL设计说明1.分频模块，即做一个模5000的计数器，从而将50MHz的时钟转化为10000Hz的时钟。

2.密码锁输入和译码，显示模块。

switch[9]~switch[0]模拟数字9~0的输入，例如switch[9]为高电平，而其他为低电平，则通过程序译码为9，同时产生一个clock时钟上升沿，由于人操作的时间必定大于0.00001s（即10000Hz 的时钟周期），所以在下次按键是，clock已经回到低电平，此后再按键clock 又产生一个上升沿。

由此构造的clock时钟可以为左移寄存器当时钟。

3.密码显示模块：switch改变一次，即每输入一个数，译码产生一个四位的BCD码，来驱动数码管。

并随着clock上升沿，依次左移显示。

4.密码比较和重置模块：在输入了4位密码后，16位BCD码已经保存在out_q里，通过与置密码比较即可。

数码管的真值表(0代表亮，1代表不亮)VHDL源代码○1.主程序coded_lock代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity coded_lock isport(clk: in std_logic;start:in std_logic;reset:in std_logic;num:in std_logic_vector(9 downto 0);out3,out2,out1,out0:out std_logic_vector(6 downto 0);correct: buffer std_logic;yes:in std_logic;--admin:in std_logic;set_psw:std_logic;alarm: out std_logic;cancel: in std_logic;out_error: buffer std_logic);end;architecture behave of coded_lock is--******************************************************************* component decoder is --显示译码器的元件例化port(qq:in std_logic_vector(3 downto 0);result: out std_logic_vector(6 downto 0));end component;--******************************************************************* signal out_q: std_logic_vector(15 downto 0):="11111";--out_q为4位密码锁的8421BCD码signal q:std_logic_vector(3 downto 0);--输入一个9~0的数字，q为其8421BCD码signal clock : std_logic:='0';--每按一次键，clock输出一个上升沿signal counter: integer range 0 to 2:=0;--模为3的计数器signalt4: integer range 0 to 4:=0;--模为5的计数器signal enable: std_logic:='1';--当输错3次密码，则此使能端为0，使无法译码signal psw:std_logic_vector(15 downto 0):="10110";--默认密码为9876signal clk_in: std_logic;--5000分频之后的时钟begin--******************************************************************* process(clk_in,start,reset,enable)beginif reset='0' thenclock<='0';elsif rising_edge(clk_in) thenif start='1' and enable='1' thencase num is --按个键，clock来一个上升沿when "1000000000"=>q<="1001";clock<='1';when "010*******"=>q<="1000";clock<='1';when "0010000000"=>q<="0111";clock<='1';when "0001000000"=>q<="0110";clock<='1';when "0000100000"=>q<="0101";clock<='1';when "0000010000"=>q<="0100";clock<='1';when "0000001000"=>q<="0011";clock<='1';when "0000000100"=>q<="0010";clock<='1';when "0000000010"=>q<="0001";clock<='1';when "0000000001"=>q<="0000";clock<='1';when others =>q<="1111";clock<='0';end case;else null;end if;end if;end process;--***************************************************************** --左移进程，按下一个按键则clock输出一个高电平，显示译码器左移process(clock,yes,start,reset,cancel)beginif reset='0' thencorrect<='0';out_error<='0';counter<=0;enable<='1';alarm<='0';out_q<="11111";elsif cancel='1' thencorrect<='0';out_error<='0';out_q<="00000";cnt4<=0; --使计数器清零，重新开始译码elsif start='0' thencnt4<=0;out_q<="00000";elseif rising_edge(clock) thenift4=4 thennull;elseout_q<=out_q(11 downto 0) & q;cnt4<=cnt4+1;end if;end if;if falling_edge(yes) thenif out_q=psw thencorrect<='1';out_error<='0';alarm<='0';elsif counter=2 thencorrect<='0';out_error<='1';alarm<='1';enable<='0';elsecorrect<='0';out_error<='1';alarm<='0';counter<=counter+1;end if;end if;end if;end process;--******************************************************************* process(correct,set_psw) --重新设置密码的进程beginif falling_edge(set_psw) thenif correct='1' then --输入密码正确才可以重新设置密码psw<=out_q;end if;end if;end process;--***************************************************************--分频模块：将50Mz 的时钟分频为10000Hzprocess(clk)variable tem:integer range 0 to 4999;beginif rising_edge(clk) thenif tem=4999 thenclk_in<='1';tem:=0;elsetem:=tem+1;clk_in<='0';end if;end if;end process;--******************************************************************* u3:component decoder port map(qq=>out_q(15 downto 12),result=>out3);u2:component decoder port map(qq=>out_q(11 downto 8),result=>out2);u1:component decoder port map(qq=>out_q(7 downto 4),result=>out1);u0:component decoder port map(qq=>out_q(3 downto 0),result=>out0); end behave;○2.decoder代码：library ieee;use ieee.std_logic_1164.all;entity decoder isport(qq:in std_logic_vector(3 downto 0);result: out std_logic_vector(6 downto 0));end;architecture reg of decoder isbeginprocess(qq)begincase qq iswhen "0000"=>result<="1000000";when "0001"=>result<="1111001";when "0010"=>result<="0100100";when "0011"=>result<="0110000";when "0100"=>result<="0011001";when "0101"=>result<="0010010";when "0110"=>result<="0000010";when "0111"=>result<="1111000";when "1000"=>result<="0000000";when "1001"=>result<="0010000";when others=>result<="1111111";end case;end process;end reg;5 结论以及结果说明计算机平台为window 7 64bit旗舰版,软件调试环境为QuartusⅡ6.0.使用的硬件芯片为EP2C35F672C6.下面试各个模块的仿真图：图1图1显示了密码输入和显示模块所实现的功能。