信号发生器课程设计

目录

摘要 (1)

1 绪论 (2)

1.1 信号发生器简介 (2)

1.2 课程设计目的 (2)

2 课程设计环境 (2)

2.1 Quartus II简介 (2)

2.2 VHDL简介 (3)

3 信号发生器原理 (4)

3.1 脉冲发生器原理 (4)

3.2 DDS原理 (4)

3.3 D/A转换器原理 (5)

3.4 波形产生原理 (5)

4 信号发生器的模块 (6)

4.1 频率控制块 (6)

4.2 波形控制块 (7)

4.3 LPM_ROM宏功能块 (7)

4.4 三位选择器 (8)

5 Quartus II 仿真 (8)

5.1 波形仿真图 (9)

5.2 SignalTap II File 仿真 (10)

6 心得体会 (11)

7 参考文献 (12)

附录A 信号发生器原理图 (13)

附录B SignalTap II File 仿真图 (13)

附录C 模块程序 (14)

摘要

随着科学技术的飞速发展，电子测量技术被广泛应用在电子、机械、医疗、测控及航天等各个领域，而电子测量技术要用到各种形式的高质量信号源，因此

任意波形发生器的研制就具有非常重要的现实意义。

本文便是基于DDS(Direet Digital Synthesis)技术进行任意波形发生器研制的。要求可以产生正弦波、方波、三角波与锯齿波等常规波形，而且能够产生任意波形，从而满足研究的需要。具体工作如下：

(一)介绍信号发生器的产生原理，阐述频率合成技术的各种方式与技术对比情况，并选定直接数字频率合成技术进行研制。

(二)介绍系统的硬件设计构成与功能实现，并对系统部件进行逐一细述。

选用单片机作为控制模块，使用FPGA实现DDS功能作为技术核心，并对外围电路的设计与接口技术进行分析。

(三)讲述DDS的工作原理、工作特点与技术指标，并基于EDA技术进行设计，通过使用相位累加器与波形ROM等模块，实现DDS功能。同时辅以使能模块与行列式键盘，实现各种波形的灵活输出。

(四)给出系统产生的测试数据，并对影响频谱纯度的杂散与噪声产生的原

因进行分析。

关键词：电子测量；任意波形发生器；DDS；单片机；FPGA

1 绪论

1.1 信号发生器简介

信号发生器又称信号源或振荡器，在生产实践和科技领域中有着广泛的应用。它能够产生多种波形，如三角波、锯齿波、矩形波（含方波）、正弦波等，在电路实验和设备检测中具有十分广泛的用途。例如在通信、广播、电视系统中，都需要射频（高频）发射，这里的射频波就是载波，把音频（低频）、视频信号或脉冲信号运载出去，就需要能够产生高频的振荡器。在工业、农业、生物医学等领域内，如高频感应加热、熔炼、淬火、超声诊断、核磁共振成像等，都需要功率或大或小、频率或高或低的信号发生器。

本设计采用FPGA来设计制作多功能信号发生器。该信号发生器可以产生正弦波、三角波、方波等波形。

1.2 课程设计目的

1、了解高速DA芯片TLC5602的工作原理。

2、了解用DDS的工作原理。

3、了解对内部LPM-ROM模块的调用。

2 课程设计环境

2.1 Quartus II简介

Quartus II 是Altara公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。

Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度

快，界面统一，功能集中，易学易用等特点。

Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。

此外，Quartus II 通过和DSP Builder工具与Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。

MaxplusII 作为Altera的上一代PLD设计软件，由于其出色的易用性而得到了广泛的应用。目前Altera已经停止了对Maxplus II 的更新支持，Quartus II 与之相比不仅仅是支持器件类型的丰富和图形界面的改变。Altera在Quartus II 中包含了许多诸如SignalTap II、Chip Editor和RTL Viewer的设计辅助工具，集成了SOPC和HardCopy设计流程，并且继承了Maxplus II 友好的图形界面及简便的使用方法。

Altera Quartus II 作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。

2.2 VHDL简介

VHDL（Very High Speed Integrated Circuit Hardware Description Language,超高速集成电路硬件描述语言）是一种用来描述数字系统行为和结构的硬件描述语言，被广泛的运用于描述和仿真各种数字系统，小到几个门，大到许多复杂集成电路相连的系统。

VHDL诞生于1982年，是由美国国防部开发的一种快速设计电路的工具，目前已经成为IEEE（The Institute of Electrical and Electronics Engineers）的一种工业标准硬件描述语言。相比传统的电路系统的设计方法，VHDL具有多层次描述系统硬件功能的能力，支持自顶向下（Top to Down）和基于库（Library Based）的设计的特点，因此设计者可以不必了解硬件结构。从系统设计入手，在顶层进

行系统方框图的划分和结构设计，在方框图一级用VHDL对电路的行为进行描述，并进行仿真和纠错，然后由工业界开发的。

3 信号发生器原理

由于本系统由多部分构成，在此根据各部分的基本原理，对各个部分进行逐个分析。

3.1 脉冲发生器原理

脉冲发生器就是要产生一个脉冲波形，而可控脉冲发生器则是要产生一个周期和占空比可变的脉冲波形。可控脉冲发生器的实现原理比较简单，可以简单的理解为一个计数器对输入的时钟信号进行分频的过程。通过改变计数器的上限值来达到改变周期的目的，通过改变电平翻转的阈值来达到改变占空比的目的。下面举个简单的例子来说明其工作原理。

假如有一个计数器T对时钟分频，其计数的范围是从0～N，另取一个M（0≤M≤N），若输出为Q，那么Q只要满足条件

时，通过改变N值，即可改变输出的脉冲波的周期；改变M值，即可改变脉冲波的占空比。这样输出的脉冲波的周期和占空比分别为：

3.2 DDS原理

本设计采用调用宏单元中得计数器实现实现对波形数据地址的寻找，用三选一数据选择器实现波形的选择。在上述的频率的控制的程序，是基于DDS原理的基础编程的。需要计算出它的初值后，在送到分频器中。在传统的DDS中，频率控制字和系统时钟决定了输出时钟的频率。由DDS原理知道，它由累加器和相位寄存器两部分组成，由外部送入频率控制字。DDS系统的参考时钟源通常是一个具有高稳定性的晶体振荡器，整个系统的各个组成部分提供同步时钟。频率字

?

?

?

≤

≤

<

≤

=

N

T

M

M

T

Q

1

%

100

1

)1

(

?

+

=

+

=

N

M

T

N

CLOCK

占空比

周期

(FSW)实际上是相位增量值(二进制编码)，作为相位累加器的累加值。相位累加器在每一个参考时钟脉冲输入时，累加一次频率字，其输出相应增加一个步长的相位增量。我们只是用来实现波形的一个简易信号发生器，所以直接用QuartusII中得宏功能实现。

3.3 D/A转换器原理

DA转换器相对于AD转换器在时序上要求相对较低，使用比较简单，在此处不作详细叙述。本实验要求使用开发平台上现有的并行D/A转换器TLC5602来产生四种频率可调的波形：正弦波、方波、三角波。

三角波产生的原理比较简单我们可以采用0-255-0的循环加减法计数器来实现。方波产生的原理是让计数器在0和255时各保持输出半个周期。正弦波的产生比较复杂，一般采用查表法来实现，正弦表值可以用MATLAB，C等程序语言生成。在一个周期取样点越多则输出的波形失真度越小，但是点越多存储正弦波表值所需要的空间就越大，编写就越复杂。在要求不是很严格的情况下取64个点就可以了。

正弦波波形数据ROM可以由多种方式实现，如逻辑方式在FPGA中实现，或利用LPM-ROM来实现。相比之下，LPM-ROM实现起来更快，更方便。LPM-ROM模块只有在含有EAB的器件上才能使用。

在这个实验中我们将这三种波形的数据均放入LPM-ROM内，我们只需要对每种波形的起始地址进行控制即可实现对四种波形的控制输出。

3.4波形的产生原理

在QuartusII开发环境下搭建系统模型、仿真及下载，并采用嵌入式逻辑分析仪分析和验证了实验结果。该系统可以完成多位频率控制字的累加，能够产生正弦波、方波和三角波，具有良好的实时性。

DDS可以根据ROM中存储数据的不同产生多种波形。在QuartusII开发

环境下搭建DDS系统模型需要订制波形存储器ROM，根据所需精度的不同，ROM中存储的采样点数也不同。当所需波形数据非常简单时，可以在QuartusII中定制ROM时直接将数据写入新建的mif文件，然后保存即可，

当所需波形数据较为复杂时，可以通过Matlab来自动生成所需波形的幅度

数据，然后再通过调用mif文件来达到预期目标。

例如：正弦信号的产生，可由Matlab程序

x=linspace(0,2*批，1024)；

y=127.5*sin(x)+127.5

z=round(y)

生成数据。

所以要根据实际的需要来综合考虑存储单元的个数。将上述指令在Matlab 环境中运行之后就能够得到所需mif文件。

在mif文件生成之后需要将此文件添加进入DDS系统的ROM中，然后进行全局的编译，编译通过后就可以进行工程的下载。具体的波形可以通过示波器来分析，或者使用Quartus II自带的嵌入式逻辑分析仪来分析。在使用嵌入式逻辑分析仪分析和观察时，采样信号要根据DDS的时钟信号来确定，待测信号设定为DDS的输出信号，当工程下载到FPGA芯片后，待测信号通过USB-BLASTER反馈至嵌入式逻辑分析仪中，选择不同的数据类型，可以观察到以十进制数据表示的数字信号或者以实际波形表示的模拟信号。

4信号发生器的模块

4.1频率控制块

这种发生器的信号不是由振荡器直接产生，而是以高稳定度石英振荡器作为标准频率源，利用频率合成技术形成所需之任意频率的信号，具有与标准频率源相同的频率准确度和稳定度。输出信号频率通常可按十进位数字选择，最高能达11位数字的极高分辨力。频率除用手动选择外还可程控和远控，也可进行步级式扫频，适用于自动测试系统。直接式频率合成器由晶体振荡、加法、乘法、滤波和放大等电路组成，变换频率迅速但电路复杂，最高输出频率只能达1000兆赫左右。用得较多的间接式频率合成器是利用标准频率源通过锁相环控制电调谐振荡器（在环路中同时能实现倍频、分频和混频），使之产生并输出各种所需频率的信号。

图1 频率控制元件图

4.2 波形控制

它能产生某些特定的周期性时间函数波形（主要是正弦波、方波、三角波、锯齿波和脉冲波等）信号。频率范围可从几毫赫甚至几微赫的超低频直到几十兆赫。除供通信、仪表和自动控制系统测试用外，还广泛用于其他非电测量领域。图2为产生上述波形的方法之一，将积分电路与某种带有回滞特性的阈值开关电路（如施米特触发器）相连成环路，积分器能将方波积分成三角波。施米特电路又能使三角波上升到某一阈值或下降到另一阈值时发生跃变而形成方波，频率除能随积分器中的RC 值的变化而改变外，还能用外加电压控制两个阈值而改变。将三角波另行加到由很多不同偏置二极管组成的整形网络，形成许多不同斜度的折线段，便可形成正弦波。另一种构成方式是用频率合成器产生正弦波，再对它多次放大、削波而形成方波，再将方波积分成三角波和正、负斜率的锯齿波等。对这些函数发生器的频率都可电控、程控、锁定和扫频，仪器除工作于连续波状态外，还能按键控、门控或触发等方式工作。

图2 波形控制元件图

4.3 LPM_ROM 宏功能块

在QuartusII 中对Altera 宏功能模块和LPM 函数进行例化。

Altera 推荐使用MegaWizard Plug-In Manager 对宏功能模块进行例化以及建立自定义宏功能模块变量。此向导将提供一个供自定义和参数化宏功能模块使用

的图形界面，并确保正确设置所有宏功能模块的参数。

图3 宏功能元件图

4.4三位选择器

波形仿真图

图5 三角波仿真图

图6 正弦波拨动开关置0图

图7 正弦波拨动开关置1图

图8 矩形波仿真图

SignalTap II File 仿真

在完成设计并编译工程后，建立SignalTap II (.stp)文件并加入工程、配置STP文件、编译并下载设计到FPGA、在Quartus II软件中显示被测信号的波形、在测试完毕后将该逻辑分析仪从项目中删除。以下描述设置 SignalTap II 文件的基本流程：

1．设置采样时钟。采样时钟决定了显示信号波形的分辨率，它的频率要大于被测信号的最高频率，否则无法正确反映被测信号波形的变化。SignalTap II 在时钟上升沿将被测信号存储到缓存。

2．设置被测信号。可以使用Node Finder 中的 SignalTap II 滤波器查找所有预综合和布局布线后的SignalTap II 节点，添加要观察的信号。逻辑分析器不可测试的信号包括：逻辑单元的进位信号、PLL的时钟输出、JTAG引脚信号、LVDS（低压差分）信号。

3．配置采样深度、确定RAM的大小。SignalTap II所能显示的被测信号波形的时间长度为Tx，计算公式如下：

Tx=N×Ts

N为缓存中存储的采样点数，Ts为采样时钟的周期。

4．设置buffer acquisition mode。buffer acquisition mode包括循环采样存储、连续存储两种模式。循环采样存储也就是分段存储，将整个缓存分成多个片段(segment)，每当触发条件满足时就捕获一段数据。该功能可以去掉无关的数据，使采样缓存的使用更加灵活。

5．触发级别。SignalTap II支持多触发级的触发方式，最多可支持10级触发。

6．触发条件。可以设定复杂的触发条件用来捕获相应的数据，以协助调试设计。当触发条件满足时，在signalTap时钟的上升沿采样被测信号。

完成STP设置后，将STP文件同原有的设计下载到FPGA中，在Quartus II 中SignalTap II窗口下查看逻辑分析仪捕获结果。SignalTap II可将数据通过多余的I/O引脚输出，以供外设的逻辑分析器使用；或输出为csv、tbl、vcd、vwf文件格式以供第三方仿真工具使用。

6 心得体会

通过这次课程设计我能够熟练地运用 Quartus II，了解了DDS工作的特点和方式掌握了在Quartus II环境下对FPGA设计，构建DDS的技术，发挥了任意波形输出的灵活性。

对本设计进行测试实验，通过具体数据的分析，得知系统的稳定度、输出波形的样式等具体指标，解决操作过程中存在的问题。在发挥设计的功效之外，也发现了系统的一些局限性。

介绍了以直接数字频率合成技术(DDS)为基础的波形信号发生器工作原理和设计过程，并在FPGA实验平台上设计实现了满足各功能指标的信号发生器。系统硬件除需外加滤波整形电路外，其余部分均可在FPGA开发实验系统KH－310上集成开发，系统软件可在Quartus下编写代码，实现数据信息处理和控制操作等功能。

7 参考文献

[1] 刘卫国 MATLAB程序设计与应用[M] 高等教育出版社 2006

[2] 周登荣．任意波形发牛器的电路设计与实现[D]．成都．电子科技大学．2007

[3] 江国强.EDA技术与应用[M].电子工业出版社.2010

[4] 韩素敏,郑征.基于VHDL的正弦波发生器设计[N].陕西工学院学报,2003

信号发生器原理图

SignalTap II File 仿真图

正弦波

三角波

模块程序

频率控制块

利用按键实现频率的选择的程序：

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_arith.all;

use ieee.std_logic_unsigned.all;

entity clkout is

port( Clk : in std_logic; --时钟输入

Rst : in std_logic; --复位输入

NU,ND : in std_logic; --输入：控制频率的改变

--key : in std_logic; --输入：控制波形的改变

Fout : out std_logic --时钟输出

);

end clkout;

--------------------------------------------------------------------

architecture behave of clkout is

signal M_Buffer : std_logic_vector(19 downto 0);

signal N_Count :std_logic_vector(14 downto 0);

signal clkin : std_logic;

signal Clk_Count : std_logic_vector(22 downto 0); --产生一个低速时钟，用于按键判断

begin

process(Clk) --计数器累加

begin

if(Clk'event and Clk='1') then

if(N_Count=M_Buffer+M_Buffer) then N_Count<="000000000000000";

else N_Count<=N_Count+1;

end if;

end if;

end process;

process(Clk) --波形判断

begin if(Clk'event and Clk='1') then

if(N_Count

elsif(N_Count>M_Buffer and N_Count

end if; end if;

end process;

process(Clk)

begin if(Clk'event and Clk='1') then

Clk_Count<=Clk_Count+1;

end if;

clkin<=Clk_Count(22);

end process;

process(clkin) --频率及占空比的改变1

begin

if(clkin'event and clkin='0') then

if(Rst='0') then

M_Buffer<="00000000000000100000";

--N_Buffer<="000010000000000";

elsif(NU='0') then M_Buffer<=M_Buffer+1 ;

elsif(ND='0') then M_Buffer<=M_Buffer-1;

end if; end if;

end process;

end behave;

波形控制块

通过拨动开关实现波形的选择的程序:

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

use ieee.std_logic_arith.all;

entity addrkey is

port(clk : in std_logic;

key : in std_logic_vector(1 downto 0); dout : out integer range 767 downto 0); end ;

architecture a of addrkey is

signal q1: integer range 255 downto 0; signal q2: integer range 511 downto 256; signal q3: integer range 767 downto 512; begin

process(clk,key,q1,q2,q3)

begin if key="00" or key="11"then

if(clk'event and clk='1')then

if q1=255 then q1<=0;

else q1 <= q1+1;

end if; end if;

dout<=q1;

elsif key="01" then

if(clk'event and clk='1')then

if q2=511 then q2<=256;

else q2 <= q2+1;

end if; end if;

dout<=q2;

elsif key="10" then

if(clk'event and clk='1')then if q3=767 then q3<=512; else q3 <= q3+1;

end if; end if;

dout<=q3;

end if; end process; end ;