【免费下载】计算机组成原理实验 加减法运算器设计

计算机组成原理与汇编语言

实验报告

实验二: 加减法运算器的设计与实现

专业班级：xxxxxxxxxx

学号：xxxxxxx 姓名：xxx

学号：xxxxxxx 姓名：xxx

实验地点：实验时间：

实验二加减法运算器的设计

一、实验目的

1、理解加减法运算器的原理图设计方法

2、掌握加减法运算器的VERILOG语言描述方法

3、理解超前进位算法的基本原理

4、掌握基于模块的多位加减运算器的层次化设计方法

5、掌握溢出检测方法和标志线的生成技术

6、掌握加减运算器的宏模块设计方法

二、实验任务

1、用VERILOG设计完成一个4位行波进位的加减法运算器，要求有溢出和进位标志，并

封装成模块。模块的端口描述如下：

module lab2_RippleCarry 宽度可定制（默认为4位）的行波进位有符号数的加减法器。

#(parameter WIDTH=4)

( input signed [WIDTH-1:0] dataa,

input signed [WIDTH-1:0] datab,

input add_sub, // if this is 1, add; else subtract

input clk,

input cclr,

input carry_in, //1 表示有进位或借位

output overflow,

output carry_out,

output reg [WIDTH-1:0] result

)

2、修改上述运算器的进位算法，设计超前进位无符号加法算法器并封装成模块。模块的

端口描述如下：

module lab2_LookaheadCarry // 4位超前进位无符号加法器

(

input [3:0] a,

input [3:0] b,

input c0,//carry_in

input clk,

input cclr,

output reg carry_out,

output reg [3:0]sum

);

3、在上述超前进位加法运算器的基础上，用基于模块的层次化设计方法，完成一个32位

的加法运算器，组内超前进位，组间行波进位。

4、用宏模块的方法实现一个8位加减运算器。

三、实验步骤

1 编写VERILOG代码

2功能仿真

进行分析与综合，排除语法上的错误

建立波形仿真文件，输入激励

生成功能仿真网表

进行功能仿真，观察输出结果

3选择器件

DE2_70开发板的使用者请选择EP2C70F896C6

4绑定管脚

5 下载验证

DE2_70开发板的下载:使用USB-Blaster进行下载

四、实验内容

任务一：

module lab2_RippleCarry

#(parameter WIDTH=4)

(

input signed [WIDTH-1:0] dataa,

input signed [WIDTH-1:0] datab,

input add_sub, // if this is 1, add; else subtract

input clk,

input cclr,

input carry_in,

output overflow,

output carry_out,

output reg [WIDTH-1:0] result

);

//内部变量

wire [WIDTH:0] dataa_temp;

wire [WIDTH:0] datab_temp;

reg [WIDTH:0] ci_temp;

reg [WIDTH:0] result_temp;

reg carry_in_temp;

integer i;

integer temp ;

assign dataa_temp[WIDTH:0]= {dataa[WIDTH-1],dataa[WIDTH-1:0]};//扩展a

assign datab_temp[WIDTH:0]=(add_sub==1)?{datab[WIDTH-1],datab[WIDTH-1:0]}:~{datab[WIDTH-1],datab[WIDTH-1:0]};//扩展b

assign overflow= (result_temp[WIDTH]^result_temp[WIDTH-1])==1?1'b1:1'b0;

assign carry_out=ci_temp[WIDTH];

always @ (dataa_temp or datab_temp or carry_in )

begin

carry_in_temp=(add_sub==1)?{carry_in}:~{carry_in};

ci_temp[0]=carry_in_temp;

temp=carry_in_temp;

result_temp[0]= dataa_temp[0]^datab_temp[0]^ci_temp[0];

for (i=0;i

begin

ci_temp[i+1]=(dataa_temp[i]^datab_temp[i])&temp|(dataa_temp[i]&datab_temp[i]);//行波进位result_temp[i+1]= dataa_temp[i+1]^datab_temp[i+1]^ci_temp[i+1];

temp=ci_temp[i+1];

end

end

always @ (posedge clk or negedge cclr)

begin

if (!cclr )

begin

result<= 0;

end

else

begin

result[WIDTH-1:0]<=result_temp[WIDTH-1:0];

end

end

endmodule

任务二：

module task2_2 // 4位超前进位无符号

(

input [3:0] a,

input [3:0] b,

input c0,//carry_in

input clk,

input cclr,

output reg carry_out,

output reg [3:0]sum

);

//内部变量

wire c1,c2,c3,c4;

wire e0,e1,e2,e3;

wire p0,p1,p2,p3; //进位产生信号

wire g0,g1,g2,g3; //进位传递信号

wire sum0,sum1,sum2,sum3;

assign g0=a[0]&b[0];

assign g1=a[1]&b[1];

assign g2=a[2]&b[2];

assign g3=a[3]&b[3];

assign p0=a[0]|b[0];

assign p1=a[1]|b[1];

assign p2=a[2]|b[2];

assign p3=a[3]|b[3];

assign e0=a[0]^b[0];

assign e1=a[1]^b[1];

assign e2=a[2]^b[2];

assign e3=a[3]^b[3];

assign c1=g0|c0&p0;

assign c2=g1|c1&p1;// g1 + p1g0 + p1p0c0

assign c3=g2|c2&p2;//g2 + p2g1 + p2p1g0 + p2p1p0c0

assign c4=g3|c3&p3;//g3 + p3g2 + p3p2g1 + p3p2p1g0 + p3p2p1p0c0

assign sum0=e0^c0;

assign sum1=e1^c1;

assign sum2=e2^c2;

assign sum3=e3^c3;

always @ (posedge clk or negedge cclr)

begin

if (!cclr )

begin

sum<= 0;

carry_out<=0;

end

else

begin

sum<={sum3,sum2,sum1,sum0};

carry_out<=c4;

end

end

endmodule

五、思考题

1、加减运算电路中减法是如何实现的？

设计一个控制加减法的信号add。若add为1，做加法；若add为0做减法。当做加法时，被加数不变，仍然保持补码形式；当做减法时，对其取反加一，然后再与被加数相加

2、超前进位的原理是什么？

G = A and B ，P = A xor B

c1 = g0 + p0c0

c2 = g1 + p1c1

= g1 + p1(g0 + p0c0)

= g1 + p1g0 + p1p0c0

c3 = g2 + p2c2

= g2 + p2(g1 + p1g0 + p1p0c0)

= g2 + p2g1 + p2p1g0 + p2p1p0c0

c4 = g3 + p3c3= g3 + p3(g2 + p2g1 + p2p1g0 + p2p1p0c0)

= g3 + p3g2 + p3p2g1 + p3p2p1g0 + p3p2p1p0c0

3、列出三种溢出检测算法？

①fA和fB ：表示两操作数（A、B）的符号位，Fs ：表示结果的符号位，OVL=(！fA) (!fB)fS+fAfB(!fS) 若OVL为1，则表示溢出。

②Cf :表示符号位的进位。C : 表示数值最高位的进位。若 OVL=C^Cf为1，表示计算结果溢出。

③fs1和fs2：表示结果的双符号位(变形补码）。结果溢出时，机器应能自动检测，

然后转入中断处理。若OVL=fs1^fs2为1，表示结果溢出。

4、标志线的生成方法是什么？

标志线是能够表示设备运行状态的线，像为零线，为负线，都是标志线。它常常成为

机器进行某种动作的条件。一般来说，标志线可以根据一组数据，对其进行组合逻辑运算，就可以生成标志线。

5、如何理解模块封装和层次化的设计思想？

模块化的设计体现了自上而下的设计思想。对于较大的工程，需要分析清楚设计层次。模块化封装可以很好体现这一个思想。

6、宏模块的设计有何优点与缺点？应在何时使用？

免去了自己设计的繁琐过程，直接就可以调用，方便快捷。但是，宏模块功能都是系统已经定义好的，不能自己定制有特定功能的模块，不能对其修改。