寄存器和存储器的Verilog实现(配仿真图)
Verilog中的一些语法和技巧
Verilog中的⼀些语法和技巧1、.2、.3、Reg型的数据类型默认初始值为X。
reg型数据可以赋正值也可以赋负值，但是当⼀个reg型数据是⼀个表达式的操作数的时候，他的值被当做⽆符号数及正值。
4、在数据类型中？和Z均表⽰⾼阻态。
5、Reg型只表⽰被定义的信号将⽤在“always”模块内，并不是说reg型⼀定是寄存器或触发器的输出。
虽然reg型信号常常是寄存器或触发器的输出但是并不⼀定总是这样。
6、Verilog语⾔中没有多维数组的存在。
Memory型数据类型是通过扩展reg型数据的弟⼦和范围来⽣成的。
其格式如下reg[n-1:0]存储器名[m-1:0];7、在除法和取余的运算中结果的符号和第⼀个操作数的符号位是相同的。
8、不同长度的数据进⾏运算：两个长度不同的数据进⾏位运算时，系统会⾃动地将两者按有端对齐，位数少的操作数会在相应的⾼位⽤0填满以便连个操作数安慰进⾏操作。
9、= = =与！= = =和= =与！= =的区别：后者称为逻辑等是运算符，其结果是2个操作数的值决定的。
由于操作书中某些位可能不定值x和⾼阻态z结果可能是不定值x。
⽽ = = =和！= = =运算符对操作数的⽐较时对某些位的⾼阻态z和不定值x也进⾏⽐较，两个操作数必须完全⼀致，其结果才是1，否则是0.10、⾮阻塞和阻塞赋值⽅式：⾮阻塞赋值⽅式（如a<=b）上⾯语句所赋得变量值不能⽴即被下⾯语句所⽤，（2）快结束后才能完成这次赋值操作 3在编写克综合的时序逻辑模块时这是最常⽤的赋值⽅法。
阻塞赋值（如a=b）赋值语句执⾏完后，块才结束 2 b的值在赋值语句完成后⽴即执⾏ 3在时序逻辑使⽤中，可能产⽣意想不到的结果。
11、模块的描述⽅式：(RTL为寄存器传输级描述)“（1）数据流描述⽅式：数据流⾏描述主要⽤来描述组合功能，具体⽤“assign”连续赋值语句来实现。
分为两种a、显式连续赋值语句;连线型变量类型[连线型变量为快]连线型变量名Assign #（延时量）连线型变量名=赋值表达式；显式连续赋值语句包含了两条语句;第⼀条是对连线型变量的进⾏类型说明的说明语句；第⼆句是对这个已得到声明的连线型变量进⾏连续赋值语句。
EDA技术实用教程Verilog HDL第五版潘松课后习题答案
《EDA技术实用教程(第五版)》习题1习题1-1EDA技术与ASIC设计和FPGA开发有什么关系？FPGA在ASIC设计中有什么用途？P3~4EDA技术与ASIC设计和FPGA开发有什么关系？答：利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现；FPGA和CPLD是实现这一途径的主流器件。
FPGA和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC（片上系统）和ASIC设计，以及对自动设计与自动实现最典型的诠释。
FPGA在ASIC设计中有什么用途？答：FPGA和CPLD通常也被称为可编程专用IC，或可编程ASIC。
FPGA实现ASIC设计的现场可编程器件。
1-2与软件描述语言相比，VHDL有什么特点?P4~6答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU 而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。
综合器将VHDL程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。
综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。
l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么?P6什么是综合?答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。
有哪些类型?答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。
(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。
集成电路版图设计(适合微电子专业)
①了解工艺现状，确定工艺路线
确定选用标准pn结隔离或对通隔离工艺或等平面 隔离工艺。由此确定工艺路线及光刻掩膜版的块数。 由制版和光刻工艺水平确定最小接触孔的尺寸和 光刻套刻精度。光刻工艺的分辨率，即能刻蚀图形的 最小宽度，受到掩膜分辨率、光刻胶分辨率、胶膜厚 度、横向腐蚀等多因素的限制。套刻精度与光刻机的 精度和操作人员的熟练程度关系密切。
功能设计 设 计 逻辑设计 电路设计 功能图 逻辑图 电路图 符号式版图 , 版图
图
版图设计
12
举例：
功能描述 x=a’b+ab’ 的逻辑图
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CMOS与非门的电路图
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场SiO2
栅SiO2 栅SiO2
CMOS反相器的掩膜版图
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版图设计就是按照线路的要求和一定 的工艺参数，设计出元件的图形并进行排 列互连，以设计出一套供IC制造工艺中使 用的光刻掩膜版的图形，称为版图或工艺 复合图。 版图设计是制造IC的基本条件，版图 设计是否合理对成品率、电路性能、可靠 性影响很大，版图设计错了，就一个电路 也做不出来。若设计不合理，则电路性能 和成品率将受到很大影响。版图设计必须 与线路设计、工艺设计、工艺水平适应。 版图设计者必须熟悉工艺条件、器件物理、 电路原理以及测试方法。 16
23
要了解采用的管壳和压焊工艺。封 装形式可分为金属圆筒塑(TO-5型)、扁 平封装型和双列直插型(DIP)等多种，管 芯压点分布必须和管壳外引脚排列相吻 合。当采用热压焊时，压焊点的面积只 需70μm×70μm，超声压焊需 100μm×100μm ~125μm×25μm，金丝 球焊需125μm ×125μm，金丝球焊牢固 程度高，金丝在靠近硅片压点处是垂直 的，可压到芯片纵深处(但必须使用温度 SiO2纯化层)，使用起来很灵活。
基于ram的FIFO
利用veril og实现FIFO摘要：本文先介绍了一下关于FIFO的基本概念，工作原理，功能，同步与异步的分类等。
然后基于RAM实现了一个同步FIFO。
该FIFO通过巧妙地应用地址位和状态位的结合实现对空、满标志位的控制。
从而减小了设计的复杂度。
关键词：FIFO，同步，仿真，quartus。
1.FIFO简介FIFO (First Input First Output) 一种先进先出的数据缓存器，先进入的数据先从FIFO缓存器中读出，与RAM相比没有外部读写地址线,使用比较简单，但只能顺序写入数据，顺序的读出数据，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。
1.1 FIFO的工作原理对于FIFO，读写指针都指向一个存储器的初始位置，每进行一次读写操作，相应的指针就递增一次，指向下一个存储器位置。
当指针移动到了存储器的最后一个位置时，它又重新跳回初始位置。
在FIFO非满或非空的情况下，这个过程将随着读写控制信号的变化一直进行下去。
如果FIFO处于空的状态，下一个读动作将会导致向下溢(underflow)，一个无效的数据被读人；同样，对于一个满了的FIFO，进行写动作将会导致向上溢出(overflow)，一个有用的数据被新写入的数据覆盖。
这两种情况都属于误动作，因此需要设置满和空两个信号，对满信号置位表示FIFO处于满状态，对满信号复位表示FIFO非满，还有空间可以写入数据；对空信号置位表示FIFO处于空状态，对空信号复位表示FIFO非空，还有有效的数据可以读出。
FIFO设计的难点在于怎样判断FIFO的空/满状态。
为了保证数据正确的写入或读出，而不发生溢出或读空的状态出现，必须保证FIFO在满的情况下，不能进行写操作。
在空的状态下不能进行读操作。
1.2 FIFO的一些重要参数FIFO的宽度：也就是英文资料里常看到的THE WIDTH，它指的是FIFO一次读写操作的数据位，就像MCU有8位和16位，ARM 32位等等。
《数字电子技术基础》(第四版)
CPLD（复杂可编程逻辑器件）是一种基于乘积项的可编程逻辑器件，具有简单的结构和较快 的处理速度。它采用与或阵列（AND-OR Array）来实现逻辑功能，适用于中小规模的数字 电路设计。
FPGA与CPLD比较
FPGA和CPLD在结构、性能和适用场景上有所不同。FPGA具有更高的逻辑密度和更灵活 的可编程性，适用于大规模的数字电路设计和复杂的算法实现；而CPLD则具有更简单的 结构和更快的处理速度，适用于中小规模的数字电路设计和控制应用。
容量和提高存取速度
应用实例
如计算机的内存条就是采用RAM 存储器进行扩展的；而一些嵌入 式系统中则采用ROM存储器来
存储固件和程序代码等
发展趋势
随着科技的不断发展，存储器的 容量不断增大，存取速度不断提 高，功耗不断降低，未来存储器 将更加智能化、高效化和绿色化
05 可编程逻辑器件与EDA技 术
PLD可编程逻辑器件概述
要点一
PLD定义与分类
可编程逻辑器件（PLD）是一种通用集 成电路，用户可以通过编程来配置其逻 辑功能。根据结构和功能的不同，PLD 可分为PAL、GAL、CPLD、FPGA等类 型。
要点二
PLD基本结构
PLD的基本结构包括可编程逻辑单元 、可编程互连资源和可编程I/O单元 等。其中，可编程逻辑单元是实现逻 辑功能的基本单元，可编程互连资源 用于实现逻辑单元之间的连接，可编 程I/O单元则负责与外部电路的连接 。
逻辑代数法
利用逻辑代数化简和变换电路 表达式
图形化简法
利用卡诺图化简电路
பைடு நூலகம்
状态转换表
列出电路的状态转换过程，便 于分析和理解电路功能
状态转换图
以图形方式表示电路的状态转 换过程，直观易懂
基于Verilog的数字方式实现FM的调制与解调
基于Verilog的数字方式实现FM的调制与解调作者：李浩男来源：《科学与财富》2020年第01期摘要：现如今通信技术发展飞速，FM调制与解调是一种比较常见也是比较实用的信息传递方式，在这个数字化信息处理时代，将FM信号基于FPGA调制解调的数字化处理进行调制解调，符合通信技术数字化发展趋势。
本论文提出一个在可编程门阵列平台（FPGA）上完成FM的调制和解调，详细叙述了设计流程和数字化处理思想。
仿真结果和流程结构体现本方案的成本低，可塑性高，操作简单，性能好等特点和优势。
可以满足在一些对灵活性要求较高场合的应用。
关键词：FM信号;调制解调;FPGA;Verilog;数字信号处理;微分一、引言FM调频信号是非常常见的信号传输方式，被广泛应用于广播信号中，现如今各省市电台仍然以不同高频兆赫区分。
相对AM调制抗干扰性能更强大，由于FM信号不依赖电波的幅度来储存信息，所以即使有相似或相近频率的噪声破坏信号的幅度信息，也不会对调频广播形成影响，但是AM信号就不行了。
因此FM的的抗干扰性能比AM调制的信号更加强，本身FM 调频信号发生和传输过程也是相对不难的，因此 FM调频信号被应用更广泛。
但事实FM调频信号是以载波中心频率为基础通过频偏储存信息从而传递信号，因此占用了一段频率范围，因此决定了FM调制只能适用于高频，因为高频部分的微波、超短波可使用范围大资源充裕，但是超短波和微波不能被大气层反射，因此信号传输范围比AM调幅波要小。
因为频偏占用了一段频率范围，因此FM的频带宽度也比AM调幅波频带宽度更宽，在系统有效性方面较AM调幅波更差一点。
为解决模拟信号调制解调缺点，本方案提出一种简易的数字处理传输方式。
二进制信号传输可以使得，设备集成度更高，完成任何设备终端接收都可以完成信号解调，以数字处理方式有效解决传输距离短等问题。
二、仿真介绍由第一行往下依次为：基于频率控制字生成的sin函数、载波信号carry、调频信号FM_Mod、缓存信号、微分信号data_out1、补码操作后的微分信号data_out2、解调信号yout。
FPGA入门教程_ALTERA_Quartus_II__和_XILINX___ISE_CPLD入门教程_教案_VHDL_Verilog_例程讲解
2011-8
FPGA介绍
何为FPGA?
FPGA（Field－Programmable Gate Array），即现 场可编程门阵列，它是在PAL、GAL、CPLD等可编 程器件的基础上进一步发展的产物。它是作为专用 集成电路（ASIC）领域中的一种半定制电路而出现 的，既解决了定制电路的不足，又克服了原有可编 程器件门电路数有限的缺点
Verilog HDL 的抽象级别
语言本身提供了各种层次抽象的表述，可以用详细 程度有很大差别的的多层次模块组合来描述一个 电路系统。 行为级：技术指标和算法的Verilog描述 RTL关级：具体的晶体管物理器件的描述
Verilog HDL 的抽象级别
设计复杂数字系统的工具 和手段
两种硬件描述语言 ： Verilog VHDL
有哪几种硬件描述语言？ 各有什么特点？
Verilog HDL - 较多的第三方工具的支持 - 语法结构比VHDL简单 - 学习起来比VHDL容易 - 仿真工具比较好使 - 测试激励模块容易编写
Verilog HDL 的发展历史
两者建模能力的比较
行为级 的抽象
系统级
SystemVerilo g
算法级
VHDL Verilog
寄存器传输级
逻辑门级 VITAL
开关电路级
VerilogHDL 与 VHDL 建 模 能 力 的 比 较
Verilog HDL有什么用处？
在各种抽象层次上描述数字电路
测试各种层次数字电路的行为 设计出正确有效的复杂电路结构
数字信号处理系统的实现
非实时系统： 通用的计算机和利用通用计算机改装的设备，主要 工作量是编写 “C” 程序。输入/输出数据大多为文 本 。 实时系统： 信号处理专用的微处理器为核心的设备，主要工作 量是编写汇编程序。输入/输出数据大多为数据流， 直接用于控制 。
maxII
无论是设计通信、消费、计算机或工业应用，MAX ®II器件都能够为成本和功率受限的控制通道应用提供所需的功能。
MAX II更低的价格，更低的功率和更大的容量使其成为复杂控制应用的理想方案，包括以往不可能在CPLD中实现的新应用。
MAX II器件采用了全新 CPLD体系结构，比以往的MAX器件有重大改进：价格减半 功耗降至十分之一 容量增加四倍 性能增加二倍这些优势允许设计者将多个控制应用集成到单个器件中。
如图1所示，主要的控制通道功能可分为四类：I/O扩展、接口桥接、上电顺序和系统配置。
MAX II器件基于0.18μm Flash工艺，是即用型和非易失器件，成本不到上一代MAX器件系列的一半。
表1是MAX II器件系列的功能和封装。
MAX II CPLD 应用小册子表1. MAX II器件系列概览特性EPM240EPM570EPM1270EPM2210逻辑单元（LE）2405701,2702,210典型等效宏单元1924409801,700最大用户I/O管脚80160212272用户Flash存储量8,1928,1928,1928,192速度等级3, 4, 53, 4, 53, 4, 53, 4, 5最快t PD1（角至角性能） 至角性能）4.5 ns5.5 ns6.0 ns 6.5 ns 可用封装1100-pinTQFP 2100-pin TQFP 144-pin TQFP 256-pin BGA 3144-pin TQFP 256-pin BGA 3256-pin BGA 3324-pin BGA 3注释：1 所有器件支持各容量间的垂直移植。
2 TQFP：薄四方扁平封装3 FineLine BGA®封装（1.0mm球距）大容量MAX II CPLD为设计者控制复杂的关键系统的上电顺序提供了更多所需的逻辑。
上电顺序是按顺序将电压加载到电路板的其它器件上，确保所有的器件正常工作。
基于FPGA的通信系统高斯噪声生成与仿真
2) 正态分布的随机变量的概率密度函数为： 公式 2-2 正态分布概率密度函数
服从参数（）的正态分布记为N()。当=1且=0时的分布成为标准的 正态分布，记为N（0，1）。 3) 瑞利分布的随机变量的概率密度函数为
具有高斯分布。它被及其普遍地应用为用以产生加成性高斯白噪声 （AWGN）的迭代白噪声。其概率密度函数可以表示为公式2-2。
高斯噪声完全由其时变平均值和两瞬时的协方差函数来确定，若噪 声为平稳的，则平均值与时间无关，而协方差函数则变成仅和所考虑的 两瞬时之差有关的相关函数，它在意义上等效于功率谱密度。
公式 2-3瑞利分布概率密度函数 4) 指数分布的随机变量的概率密度函数为：
公式 2-4指数分布概率密度函数 上述为随机变量的概率密度函数，为生成能够一个随机变量来仿真 实际链路的噪声，系统设计选择高斯白噪声。
.2 随机信号的生成方法
白噪声是一种随机过程，它的瞬时值服从正态分布，功率谱在很宽 频带内都是均匀的，且具有极其优良的自相关特性。但对白噪声进行放 大、检测、同步等具有技术上的困难，只能用具有类似于带限白噪声统 计特性的伪随机码信号来逼近它。本系统采用m序列实现伪随机码。由 于数字精度有限，数字高斯白噪声发生器实际上产生的是伪随机数，具 有一定的周期性。但只要周期足够长，就能满足实际工程的需要。
清零时寄存器组初始状态赋值为1000000000；
生成的M序列周期为1023；
根据上述功能介绍，M序列发生器的对外接口信号如清单2-2所
示。
清单2-2 M序列发生器的对外接口信号
输入系统时钟信号Clk，每个时钟移位寄存器都会进行一次移
第3节 基于ISE的开发流程
第3节基于ISE的开发流程ISE 开发流程本节所有的讲解都以例4-3所示的代码为基础展开。
例4-3 ISE开发流程演示代码，将输入的数据加1寄存并输出。
module test(clk, din, dout);input clk;input [7:0] din;output [7:0] dout;reg [7:0] dout;always @(posedge clk) begindout <= din + 1;endendmodule4.3.1 基于Xilinx XST的综合所谓综合，就是将HDL语言、原理图等设计输入翻译成由与、或、非门和RAM、触发器等基本逻辑单元的逻辑连接（网表），并根据目标和要求（约束条件）优化所生成的逻辑连接，生成EDF文件。
XST内嵌在ISE 3以后的版本中，并且在不断完善。
此外，由于XST是Xilinx公司自己的综合工具，对于部分Xilinx芯片独有的结构具有更好的融合性。
完成了输入、仿真以及管脚分配后就可以进行综合和实现了。
在过程管理区双击Synthesize-XST，如图4-24所示，就可以完成综合，并且能够给出初步的资源消耗情况。
图4-25给出了模块所占用的资源。
图4-24 设计综合窗口图4-25 综合结果报告综合可能有3种结果：如果综合后完全正确，则在Synthesize-XST前面有一个打钩的绿色小圈圈；如果有警告，则出现一个带感叹号的黄色小圆圈，如本例所示；如果有错误，则出现一个带叉的红色小圈圈。
综合完成之后，可以通过双击View RTL Schematics来查看RTL级结构图，察看综合结构是否按照设计意图来实现电路。
ISE会自动调用原理图编辑器ECS来浏览RTL结构，所得到的RTL结构图如图4-26所示，综合结果符合设计者的意图，调用了加法器和寄存器来完成逻辑。
图4-26 经过综合后的RTL级结构图一般在使用XST时，所有的属性都采用默认值。
其实XST对不同的逻辑设计可提供丰富、灵活的属性配置。
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32位存储器（为简化，地址为5位）
module Memorys(DataIn,WrEn,Adr,DataOut,clk,Run);
input [31:0]DataIn;
input [4:0]Adr;
input WrEn,clk,Run;
output [31:0]DataOut;
reg [31:0] DataOut;
reg [31:0]data[31:0];
integer count;
always @(posedge clk)
begin
if(WrEn==1'b1 && Run==1'b1)
begin
data[Adr]=DataIn;
DataOut=DataOut;
end
if(Run==1'b1)
DataOut=data[Adr];
if(Run==1'b0)
for(count=0;count < 32;count=count+1)
data[count]=8'h00A62F02 * count;
end、
endmodule
仿真图
32位寄存器（为简化，地址为5位）
module Registers(Ra,busA,Rb,busB,Rw,busW,clk,RegWr,Run);
input [4:0] Ra,Rb,Rw;
input clk,RegWr,Run;
input [31:0]busW;
output [31:0] busA,busB;
reg [31:0]data[31:0];
integer count;
assign busA=data[Ra];
assign busB=data[Rb];
always @(posedge clk)
begin
if(RegWr==1'b1 && Run==1'b1)
data[Rw]=busW;
if(Run==1'b0)
begin
for(count=0;count <32;count=count+1)
begin
data[count]=8'h020CDA45 * count;
end
end
end
endmodule
、
仿真图