第四章 半导体集成电路基本加工工艺与设计规则

第四章 半导体集成电路基本加工工艺与设计规则 4.1 引言 4.2 集成电路基本加工工艺 4.3 CMOS工艺流程 4.4 设计规则 4.5 CMOS反相器的闩锁效应 4.6 版图设计 第五章 MOS管数字集成电路基本逻辑单元设计 5.1 NMOS管逻辑电路 5.2 静态CMOS逻辑电路 5.3 MOS管改进型逻辑电路 5.4 MOS管传输逻辑电路 5.5 触发器 5.6 移位寄存器 5.7 输入输出（I/O）单元
4.2.5 金属化工艺
金属化工艺主要是完成电极、焊盘和互连线的制备。 用于金属化工艺的材料有金属铝、铝-硅合金、铝-铜合 金，重掺杂多晶硅和难熔金属硅化物等。金属化工艺是 一种物理气相淀积，需要在高真空系统中进行，常用的 方法有真空蒸发法和溅射法。
（a）淀积一层金属铝
（b）刻蚀不需要的铝 4.2.4 金属化工艺
的衬底电流流动，则在RS两端产生足够的电压打开晶体管T1， 这时将通过RP吸收电流。如果电压的升高足够大，T2也将导通
，在电源线之间建立起再生并保持的低阻通道。如果两个晶体管
的电流乘积
＞ 1 ，闩锁效应就会发生。图4.5.2给出图
4.5.1的等效电路图。
4.5 CMOS反相器的闩锁效应（Latch-Up）
第六章 MOS管数字集成电路子系统设计 6.1 引言 6.2 加法器 6.3 乘法器 6.4 存储器 6.5 PLA 第七章 MOS管模拟集成电路设计基础 7.1 引言 7.2 MOS管模拟集成电路中的基本元器件 7.3 MOS模拟集成电路基本单元 7.4 MOS管模拟集成电路版图设计 第八章 集成电路的测试与可测性设计 8.1 引言 8.2 模拟集成电路测试 8.3 数字集成电路测试 8.4 数字集成电路的可测性测试
尺寸，它所代表的是容差的要求。考虑器件在正常工作的条件下，
限制，主要包括线宽、间距、覆盖、露头、凹口、面积等规则，
分别给出它们的最小值，以防止掩膜图形的断裂、连接和一些不 良物理效应的出现。
4.4.2 设计规则的表示方法
1．以微米为单位也叫做“自由格式”
每个尺寸之间没有必然的比例关系，提高每一尺寸的合理度；
第二部分 实验课 1、数字集成电路
（1）不同负载反相器的仿真比较；
（2）静态CMOS逻辑门电路仿真分析； （3）设计CMOS反相器版图； （4）设计D触发器及其版图； （5）设计模16的计数器及其版图（可选）。 2、模拟集成电路 设计一个MOS放大电路（可选） 。
教学进度表
章次
第一章
题目
绪言
教学时 数 2学时
层版图用不同的图案来表示。版图与所采用的制备工艺 紧密相关。 制版的目的就是产生一套分层的版图掩模，为将来
进行图形转移，即将设计的版图转移到硅片上去做准备。
图4.2.2 晶圆片上的若干集成电路芯片
4.2.3 图形转换（光刻与刻蚀工艺）
（a）曝光
（b）显影
（c）腐蚀
（d)去胶 图4.2.3 图形转换
图4.5.1 N阱工艺中的闩锁效应
图4.5.2闩锁效应电路模型
这种效应是早期CMOS技术不能被接受的重要原因之一。
在制造更新和充分了解电路设计技巧之后，这种效应已经可以被
控制了。 我们可以加上衬底接点(Substrate Contact)，它可以有 效减少Rs、Rw电阻值。在现在大部分的制造中设计者并不需要 太担心Latch-Up的问题，只要设计时使用充分的衬底接点。事 实上，现在要分析出加多少的衬底接点就可以避免Latch-Up这 个问题是很难的。
集成电路设计导论
梁竹关
云南大学信息学院电子工程系
第一部分 理论课 第一章 绪言 1．1 集成电路的发展 1．2 集成电路分类 1．3 集成电路设计 第二章 MOS晶体管 2．1 MOS晶体管结构 2．2 MOS晶体管工作原理 2．3 MOS晶体管的电流电压关系 2．4 MOS晶体管主要特性参数 2．5 MOS晶体管的SPICE模型 第三章 MOS管反相器 3．1 引言 3．2 NMOS管反相器 3．3 CMOS反相器 3．4 动态反相器 3．5 延迟 3．6 功耗
36学时
参考文献
[1] 王志功，景为平，孙玲.集成电路设计技术与工具. 南京： 东南大学出版社，2007年7月（国家级规划教材）. [2]（美）R.Jacob Baker, Harry W. Li, David E. Boyce. CMOS Circuit Design, Layout and Simulation. 北京： 机械工业出版社，2006. [3] 陈中建主译. CMOS电路设计、布局与仿真.北京：机械工 业出版社，2006. [4]（美）Wayne Wolf. Modern VLSI Design System on Silicon. 北京：科学出版社，2002. [5] 朱正涌. 半导体集成电路. 北京：清华大学出版社，2001. [6] 王志功，沈永朝.《集成电路设计基础》电子工业出版 社，2004年5月（21世纪高等学校电子信息类教材）.
4.5 CMOS反相器的闩锁效应（Latch-Up）
Latch-Up(锁定)是CMOS存在一种寄生电路的效应，寄生
的元件使得在VDD 和VSS之间建立了低阻导电通道，并导致器件
损坏，或者至少系统因电源关闭而停摆。 实际上，在VDD 和VSS 之间有两个寄生晶体管和电阻形成通
路，N阱工艺中出现的闩锁效应如图4.5.1所示。如果有足够朋
图4.3.2 NMOS晶体管版图
图4.3.3 N阱工艺CMOS反相器版图
（a）N阱（N-Well）
（b）有源区（Active）
（c）多晶硅（Polisilicon）栅极
（d）N掺杂区
（e）P掺杂区
（f）接触孔（Contact）
（g）金属连线（Metal） 图4.3.4 CMOS工艺流程
胶、Si3N4层一起使用）；（3）钝化的钝化层材料。
氧化工艺有热氧化法、化学气相淀积法、热分解淀积法和溅射法。
4.2.7 自对准工艺
（a）形成薄氧化层
（b）加工多晶硅
（c）去掉不需要的薄二氧化硅
（d）利用自对准作用掺杂 图4.2.5 自对准工艺
工艺技术的发明，使得具有很多优点的NMOS工艺技术
得到迅速发展。20世纪80年代，CMOS技术逐步取代了
NMOS技术，占据了统治地位。
4.2 集成电路基本加工工艺 4.2.1 半导体晶体材料的制备
图4.2.1 硅晶圆与晶圆片
4.2.2 版图与制版 设计与工艺制造之间的接口是版图。版图是一组相
互套合的图形，各层版图相应于不同的工艺步骤，每一
第二章
第三章 第四章 第五章 第六章 第七章 第八章
MOS晶体管
MOS管反相器 半导体集成电路基本加工工艺与设计规则 MOS管数字集成电路基本逻辑单元设计 MOS管数字集成电路子系统设计 MOS管模拟集成电路设计基础 集成电路的测试与可测性设计
4学时
6学时 6学时 4学时 4学时 6学时 4学时
总计
第四章 集成电路基本加工工艺及设计规则
4.1 引言 20世纪60年代，以热生长二氧化硅膜作为绝缘栅 的MOS场效应管制作成功的以后，由于初期MOS工艺 技术水平低，工艺重复性和稳定性差，MOS器件一直
未能大量生产和应用。到了70年代，MOS工艺走上了
飞 速 发 展 阶 段 ， 在 以 后 的 30 年 中 ， 经 历 了 PMOS 、
，各个最小允许尺寸当然也表示成的整倍数。 与工艺线所具有
的工艺分辨率有关，线宽偏离理想特征尺寸的上限以及掩膜版之 间的最大偏差，它等于最小栅长度的一半。也就是说，如果一条
工艺线的特征尺寸是X（单位为um），则2 =X，如对于一条
0.25 um的工艺线， 2 = 0.25 um 。这种表示方法的优点在于 它使版图设计独立于工艺和实际尺寸，便于人们实现MOS工艺“ 按比例缩小”的集成电路设计原则。的值可以随着工艺水平提 高而减小，人们可以根据情况重新定义的值。
NMOS、HMOS和深亚微米CMOS发展阶段，并成为当
代集成电路的主流工艺。
PMOS 工 艺 技 术 是 MOS 工 艺 的 起 步 工 艺 。 选 择 PMOS工艺不是因为其自身的优点，而是在当时的工艺
条件下，PMOS器件容易制作。1972年以后，由于能生
产低表面态密度，性能稳定的SiO2薄膜，再加之等平面
简化度不高。目前一般双极型集成电路的研制和生产，通常采用
这类设计规则。在这类规则中，每个被规定的尺寸之间，没有必 然的比例关系。这种方法的好处是各尺寸可相对独立地选择，可
以把每个尺寸定得更合理，所以电路性能好，芯片尺寸小。缺点
是对于一个设计级别，就要有一整套数字，而不能按比例放大、 缩小。
2．以为单位也叫做“规整格式” 它把大多数尺寸（间距、覆盖、露头等等）约定为的倍数
4.2.6 氧化工艺
氧化工艺就是制备二氧化硅（SiO2）层。二氧化硅是一种十分 理想的电绝缘材料，它的化学性质非常稳定，室温下它只与氢氟 酸发生化学反应。它在集成电路加工工艺中有许多作用，（1） 在MOS电路中作为MOS器件的绝缘栅介质，是MOS器件的组成 部分；（2）扩散时的掩蔽层，离子注入的阻挡层（有时与光刻 （4）作为电容器的绝缘介质材料；（5）作为多层金属互连层之
4.4 设计规则 4.4.1版图设计规则的概念
设计规则是集成电路设计与制造的桥梁。如何向电路设计
及版图设计工程师精确说明工艺线的加工能力，就是设计规则描 述的内容。这些规定是以掩膜版各层几何图形的宽度、间距及重 叠量等最小容许值的形式出现的。 设计规则本身并不代表光刻、化学腐蚀、对准容差的极限 根据实际工艺水平(包括光刻特性、刻蚀能力、对准容差等)和成 品率要求，给出的一组同一工艺层及不同工艺层之间几何尺寸的
4.2.4 掺杂
将需要的杂质掺入特定的半导体区以达到改变半导体电学性