北邮 数字逻辑实验报告

北京邮电大学课程设计报告目录实验一：交通灯控制器设计............................................................................. 实验二：电子钟设计 ........................................................................................ 实验三：药片装瓶系统设计............................................................................. 附：数字逻辑课程设计调试日志及个人心得体会...........................................实验一：交通灯控制器设计一、实验目的①学习采用状态机方法设计时序逻辑电路。

②掌握ispLEVER软件的使用方法。

③掌握用VHDL语言设计数字逻辑电路。

④掌握ISP器件的使用。

二、实验所用器件和设备在系统可编程逻辑器件ISP1032 一片示波器一台万用表或逻辑笔一只TEC-5实验系统，或TDS-2B数字电路实验系统一台三、实验内容以实验台上的4个红色电平指示灯，4个绿色电平指示灯模仿路口的东南西北4个方向的红，绿，黄交通灯。

控制这些交通灯，使它们按下列规律亮，灭。

(1)初始状态为4个方向的红灯全亮，时间1s。

(2)东，西方向绿灯亮，南，北方向红灯亮。

东，西方向通车，时间5s。

(3)东，西方向黄灯闪烁，南，北方向红灯，时间2s。

(4)东，西方向红灯亮，南，北方向绿灯亮。

南，北方向通车，时间5s。

(5)东，西方向红灯闪烁，南，北方向黄灯闪烁，时间2s。

(6)返回(2)，继续运行。

(7)如果发生紧急事件，例如救护车，警车通过，则按下单脉冲按钮，使得东，南，西，北四个方向红灯亮。

紧急事件结束后，松开单脉冲按钮，将恢复到被打断的状态继续运行。

四、设计思路(1) 将本实验分为分频，状态计数器，led输出三大模块；(2) 分频模块需要注意到占空比，采用when-else语句；(3) 状态计数器都分为5s,2s,5s,2s，四个状态时间，通过计数器作状态转移；(5) led输出模块的黄灯闪烁可通过2HZ的方波信号实现。

(6) 选择实验台上的5kHz频率时钟，作为设计中分频的初始时钟。

(5) 紧急事件发生时，要注意保存必要的信息，已被紧急事件结束后，恢复到原状态继续运行使用。

五、设计方案模块图1、tralight（顶层模块代码）library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity tralight isport(clk,emg: in std_logic; --5KHZ时钟输入，紧急输入tout: out std_logic_vector(11 downto 0); --12盏led灯输出tout2,tout1: out std_logic_vector(3 downto 0));--倒计时end tralight;architecture top of tralight iscomponent fenpin --分频模块port( clkin: in std_logic; --5KHZ时钟输入clkout1: out std_logic; --1HZ时钟clkout2: out std_logic); --2HZ时钟end component;component ztjishuqi --状态计数器模块port( emg1,clk1: in std_logic; --紧急输入，1HZ时钟输入stateout: out std_logic_vector(1 downto 0); --2位状态输出daoout2,daoout1: out std_logic_vector(3 downto 0));--倒计时end component;component led --led交通灯显示模块port(emg2,clk2: in std_logic; --紧急输入,2HZ时钟输入（方波闪烁）statein: in std_logic_vector(1 downto 0); --2位状态输入ledout: out std_logic_vector(11 downto 0)); --12盏led灯输出end component;signal fenpin1: std_logic;signal fenpin2: std_logic;signal state: std_logic_vector(1 downto 0);beginu1: fenpin PORT MAP(clkin=>clk, clkout1=>fenpin1, clkout2=>fenpin2);u2:ztjishuqi PORTMAP(emg1=>emg,clk1=>fenpin1,stateout=>state,daoout2=>tout2,daoout1=>tout1);u3: led PORT MAP(emg2=>emg, clk2=>fenpin2, statein=>state, ledout=>tout); end;2、fenpin（底层分频模块）library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity fenpin isport( clkin: in std_logic; --5KHZ时钟输入clkout1: out std_logic; --1HZ时钟clkout2: out std_logic); --2HZ时钟end fenpin;architecture art of fenpin issignal temp: integer range 0 to 4999;beginprocess(clkin)beginif(clkin'event and clkin='1') thenif(temp=4999) thentemp<=0;elsetemp<=temp+1;end if;end if;end process;clkout1<='1' when(temp<2500) else '0';clkout2<='1' when(temp<1250 or(temp>=2500 and temp<3750)) else '0';end art;3、ztjishuqi（底层状态计数器模块）library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity ztjishuqi isport( emg1,clk1: in std_logic; --紧急输入，1HZ时钟输入stateout: out std_logic_vector(1 downto 0); --2位状态输出daoout2,daoout1: out std_logic_vector(3 downto 0));--倒计时end ztjishuqi;architecture art of ztjishuqi issignal temp: integer range 0 to 13;type State IS (s0,s1,s2,s3);signal current_state, next_state: State;beginprocess(emg1, clk1)beginif(emg1='0') thenif(clk1'event and clk1 ='1' ) thenif(temp=0 ) thenstateout<="00"; temp<=temp+1; daoout2<="0100"; daoout1<="0110";elsif(temp>0 and temp<=4) thenstateout<="00";temp<=temp+1;daoout2<=daoout2-1;daoout1<=daoout1-1;elsif(temp=5 or temp=6) thenstateout<="01"; temp<=temp+1; daoout1<=daoout1-1;elsif(temp=7) thenstateout<="10"; temp<=temp+1; daoout2<="0110";daoout1<="0100";elsif(temp>7 and temp<=11) thenstateout<="10";temp<=temp+1;daoout2<=daoout2-1；daoout1<=daoout1-1；elsif(temp=12) thenstateout<="11"; temp<=temp+1; daoout2<=daoout2-1;elsif(temp=13) thenstateout<="11"; temp<=0; daoout2<=daoout2-1;end if;end if;end if;end process;end art;4、led（底层led输出模块）library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity led isport(emg2,clk2: in std_logic; --紧急输入,2HZ时钟输入（方波闪烁）,1HZ时钟输入statein: in std_logic_vector(1 downto 0); --2位状态输入ledout: out std_logic_vector(11 downto 0)); --12盏led灯输出end led;architecture art of led isbeginprocess(emg2,statein,clk2)beginif(emg2='1') thenledout<="001001001001";elsecase statein iswhen "00" => ledout<="100100001001";when "01" => case clk2 iswhen '1' => ledout<="010*********";when others => ledout<= "000000001001";end case;when "10" => ledout<="001001100100";when others => case clk2 iswhen '1' => ledout<="001001010010";when others => ledout<= "001001000000";end case;end case;end if;end process;end art;六、调试中出现的问题及解决方法在编写交通的的程序的时候，本人没有碰到太大的技术上的问题（因为本身程序的要求比较简单，模块数也不多）。