实验4 利用状态机产生存储器读写时序

2010-09~2010.11
设计思路
理解题意（在mode控制下，产生两个分支， 第一个分支产生写脉冲，第二个分支产生读 脉冲） 封装（本例只考虑用到的引脚） 实体（根据引脚直接代入） 框架（实体＋结构体） 逻辑 实现 仿真
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设计思路
定义一个状态机，复位期间置初始状态； 在初始状态里，判断mode，分支到两个不同的状 态，分别代表读过程和写过程的初始状态； 40MHz的晶振频率，可以产生40MHz的时钟。每个 时钟周期（即状态切换周期）25ns。 最小50ns宽的写脉冲，要用两个状态切换周期； 最小30ns宽的写脉冲，只能用两个状态切换周期， 用50ns来替换。
FFБайду номын сангаасD0～D7 mode W CLK50M FPGA Q0～Q7
RST READQ R EF
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代码
library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_arith.all; use IEEE.std_logic_unsigned.all; entity fifowr is port ( rst, CLK40M, mode : in std_logic; ff, ef : in std_logic; w, r : out std_logic; q: in std_logic_vector(8 downto 0); readq: out std_logic_vector(8 downto 0); d :out std_logic_vector(8 downto 0) ); end fifowr ;
硬件描述语言及器件
实验4
利用状态机产生存储器读写 时序
指导教师：刘文怡
实验要求
IDT7202芯片（FIFO）用于缓存数据 采用递进型状态机生成IDT7202的读、 写控制时序，实现数据缓存。 时序要求： 设有外部信号mode，控制读写模式设 置，高为写模式，低为读模式。 写：如果FIFO非满，则输出一个最小 50ns的写脉冲。 读：如果FIFO非空，则输出一个最小 30ns的读脉冲，读到的数据从readq 总线输出。 要求采用40MHz晶振，使用异步复位 方式设置初始状态。
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代码
WHEN rd0 => R <= '0'; st <= rd1; WHEN rd1 => st <= rd2; WHEN rd2 => readq <= q; R <= '1'; st <= st0; WHEN others => st <= st0; END CASE; END IF; END PROCESS; end wr_arch;
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仿真
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代码
CASE st IS WHEN st0 => IF mode='1' and ff='1' THEN st <= wr0; ELSIF mode='0' and ef='1' THEN st <= rd0; ELSE st <= st0; END IF; WHEN wr0 => wdata <= wdata + 1; d <= wdata; W <= '0'; st <= wr1; WHEN wr1 => st <= wr2; WHEN wr2 => W <= '1'; st <= st0;
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代码
Architecture wr_arch of fifowr is TYPE state is (st0,rd0,rd1,rd2,wr0,wr1,wr2); signal st : state; signal wdata:std_logic_vector(8 downto 0); Begin PROCESS (CLK40M) BEGIN IF(rst='0') THEN st <= st0; wdata <= "000000000"; d <= "000000000"; W <= '1'; R <= '1'; ELSIF (CLK40M'EVENT AND CLK40M ='1') THEN
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关键信号（从FIFO角度） FF：全满状态输出，低有效 W：写控制输入信号，低有效 D0～D8：数据输入总线 EF：全空状态输出，低有效 R：读控制输入信号，低有效 Q0～Q8：数据读出总线
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D0～D7 mode
CLK40M FPGA
W IDT7202 Q0～Q7
FF
EF
RST
READQ
R
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封装（从FPGA的角度看）
Mode、CLK40M、RST全局 输入控制信号； D、W、FF写出时序组合 （FF为输入，D、W为输 出）； Q、R、EF读入时序组合 （R为输出，Q、EF为输 入）。 READQ用来把读到的Q总线 数据输出到别的地方。