实验五 译码器和数据选择器的使用
数字电路实验报告
数字电路实验报告姓名：张珂班级：10级8班学号：2010302540224实验一：组合逻辑电路分析一．实验用集成电路引脚图1．74LS00集成电路2．74LS20集成电路二、实验内容1、组合逻辑电路分析逻辑原理图如下：U1A 74LS00NU2B74LS00NU3C74LS00N X12.5 VJ1Key = Space J2Key = Space J3Key = Space J4Key = SpaceVCC5VGND图1.1组合逻辑电路分析电路图说明：ABCD 按逻辑开关“1”表示高电平，“0”表示低电平； 逻辑指示灯：灯亮表示“1”，灯不亮表示“0”。
真值表如下： A B C D Y 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 1 0 1 0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 0 0 0 0 1 0 0 1 0 1 0 1 0 0 1 0 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1表1.1 组合逻辑电路分析真值表实验分析：由实验逻辑电路图可知：输出X1=AB CD =AB+CD ，同样，由真值表也能推出此方程，说明此逻辑电路具有与或功能。
2、密码锁问题：密码锁的开锁条件是：拨对密码，钥匙插入锁眼将电源接通，当两个条件同时满足时，开锁信号为“1”，将锁打开；否则，报警信号为“1”，则接通警铃。
试分析下图中密码锁的密码ABCD 是什么？ 密码锁逻辑原理图如下：U1A74LS00NU2B74LS00NU3C 74LS00NU4D 74LS00NU5D 74LS00NU6A74LS00N U7A74LS00NU8A74LS20D GNDVCC5VJ1Key = SpaceJ2Key = SpaceJ3Key = SpaceJ4Key = SpaceVCC5VX12.5 VX22.5 V图 2 密码锁电路分析实验真值表记录如下：实验真值表 A B CD X1 X2 0 0 0 0 0 1 0 0 0 1 0 1 0 0 1 0 0 1 0 0 1 1 0 1 0 1 0 0 0 1 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 1 0 1 1 0 0 0 0 1 1 0 0 1 1 0 1 0 1 0 0 1 1 0 1 1 0 1 1 1 0 0 0 1 1 1 0 1 0 1 1 1 1 0 0 1 1 11 10 1表1.2 密码锁电路分析真值表实验分析：由真值表（表1.2）可知：当ABCD 为1001时，灯X1亮，灯X2灭；其他情况下，灯X1灭，灯X2亮。
电子技术实验报告(数电部分)
电气与电子信息工程学院实验报告课程名称：电子技术实验（数电部分）专业名称：班级：学号：姓名：湖北理工学院电气与电子信息工程学院实验报告规范实验报告是检验学生对实验的掌握程度，以及评价学生实验课成绩的重要依据，同时也是实验教学的重要文件，撰写实验报告必须在科学实验的基础上进行。
真实的记载实验过程，有利于不断积累研究资料、总结研究实验结果，可以提高学生的观察能力、实践能力、创新能力以及分析问题和解决问题的综合能力，培养学生理论联系实际的学风和实事求是的科学态度。
为加强实验教学中学生实验报告的管理，特指定湖北理工学院电气与电子信息工程学院实验报告规范。
一、每门实验课程中的每一个实验项目均须提交一份实验报告。
二、实验报告内容一般应包含以下几项内容：1、实验项目名称：用最简练的语言反映实验内容，要求与实验课程安排表中一致；2、实验目的和要求：明确实验的内容和具体任务；3、实验内容和原理：简要说明本实验项目所涉及原理、公式及其应用条件；4、操作方法与实验步骤：写出实验操作的总体思路、操作规范和操作主要注意事项，准确无误地记录原始数据；5、实验结果与分析：明确地写出最后结果，并对实验得出的结果进行具体、定量的结果分析，说明其可靠性；6、问题与建议（或实验小结）：提出需要解决问题，提出改进办法与建议，避免抽象地罗列、笼统地讨论。
（或对本次实验项目进行总结阐述。
）三、实验报告总体上要求字迹工整，文字简练，数据齐全，图标规范，计算正确，分析充分、具体、定量。
四、指导教师及时批改实验报告，并将批改后的报告返还学生学习改进。
五、实验室每学期收回学生的实验报告，并按照学校规章保存相应时间。
实验报告实验项目名称：逻辑门电路逻辑功能的测试同组人：实验时间：实验地点：指导教师：一、实验目的1、熟悉数字逻辑实验箱的结构、基本功能和使用方法。
2、掌握常用非门、与非门、或非门、异或门的逻辑功能及其测试方法。
二、实验主要仪器与设备三、实验预习要求做实验前必须认真复习数字逻辑实验箱、数字万用表、芯片CC4011、CC4030、CC4000的有关内容。
MSI组合电路的HDL设计
实验五MSI组合电路的HDL设计一、实验目的：继续熟悉实验箱的使用；掌握用HDL语言设计MSI组合电路的方法。
二、实验设备与元器件：1、数字电路与系统实验箱1台2、计算机1台3、Quartus II 软件1套三、实验任务：用HDL设计：3-8译码器、显示译码器、数据选择器。
四、实验要求：1．3-8译码器a）8个输出在实验箱上用8个LED发光二极管表示；b）3个输入连接实验箱上的3个按钮；c）附加一个片选使能端。
2．显示译码器a）输入为四位BCD码；b）输出驱动一个七段共阴极数码管；c）附加一个片选使能端。
3．四选一数据选择器a）四个数据输入端（D3,D2,D1,D0）和两个数据选择输入端（A1,A0），一个数据输出端（Y）；b）附加一个片选使能端。
五、实验设计说明：1、3—8译码器1）真值表如下：EN A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 0 X X X 1 1 1 1 1 1 1 11 0 0 0 1 1 1 1 1 1 1 0 0 0 1 1 1 1 1 1 1 0 1 0 1 0 1 1 1 1 1 0 1 10 1 1 1 1 1 1 0 1 1 11 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 0 1 1 1 1 1 1 1 0 1 0 1 1 1 1 1 1 0 1 1 0 1 1 1 1 1 1 12) 在Quartus II 软件上编写VHDL语言如下：LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY fab5_1 ISPORT(A2,A1,A0,en : IN bit;Y7,Y6,Y5,Y4,Y3,Y2,Y1,Y0: OUT bit);END fab5_1;ARCHITECTURE a OF fab5_1 ISsignal tin:bit_vector(2 downto 0);signal tout:bit_vector(7 downto 0);BEGINtin<=A2&A1&A0;PROCESS (tin,en)BEGINIF en = '0' THENtout<="11111111";ELSEIF tin="000" thentout<="11111110";elsif tin="001" thentout<="11111101";elsif tin="010" thentout<="11111011";elsif tin="011" thentout<="11110111";elsif tin="100" thentout<="11101111";elsif tin="101" thentout<="11011111";elsif tin="110" thentout<="10111111";elsif tin="111" thentout<="01111111";END IF;END IF;Y0<=tout(0);Y1<=tout(1);Y2<=tout(2);Y3<=tout(3);Y4<=tout(4);Y5<=tout(5);Y6<=tout(6);Y7<=tout(7);END PROCESS;END a;3）仿真图如下：4）设置引脚如下：5）再编译一遍。
数电实验三-数据选择器和译码器应用
电力学院数字电路与数字逻辑院（系）：计算机科学与技术学院实验题目：数据选择器和译码器应用专业年级：学生：学号：一、实验目的和要求：1、了解并掌握集成组合电路的使用方法。
2、了解并掌握仿真（功能仿真及时序仿真）方法及验证设计正确性。
3、使用数据选择器和译码器实现特定电路。
二、实验容：1.要求用数据选择器74153和基本门设计用3个开关控制1一个电灯的电路，改变任何一个开关的状态都能控制电灯由亮变暗或由暗变亮。
（提示：用变量A、B、C表示三个开关，0、1表示通、断状态；用变量L表示灯，0、1表示灯灭、亮状态。
）画出电路的原理图，将电路下载到开发板进行验证。
根据题意画出真值表如下根据上表，可画出原理图试验现象:当开关断开的数量是奇数时,灯是亮的,除此之外是灭的.2. 人的血型有A,B,AB和O这4种，试用数据选择器74153和基本门设计一个逻辑电路，要求判断供血者和受血者关系是否符合下图的关系（提示：可用两个变量的4种组合表示供血者的血型，用另外两个变量的4种组合表示受血者的血型，用Y表示判断的结果）。
画出电路的原理图，通过仿真进行验证。
血型献血受血a b c dA 0 0 0 0B 0 1 0 1AB 1 0 1 0O 1 1 1 1真值表：a b c d Y0 0 0 0 10 0 0 1 00 0 1 0 10 0 1 1 00 1 0 0 00 1 0 1 10 1 1 0 10 1 1 1 01 0 0 0 01 0 0 1 01 0 1 0 11 0 1 1 01 1 0 0 11 1 0 1 11 1 1 0 11 1 1 1 1 根据上表，可画出原理图验证逻辑功能表，仿真结果如下3.试用集成译码器74LS138和基本门实现1位全加器，画出电路连线图，并通过仿真验证其功能。
根据题意画出真值表如下输入输出Ci A B S Co0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1根据上表，可画出原理图.验证逻辑功能表，仿真结果如下4.试用数据选择器74151实现1位全加器电路，画出电路连线图，并通过仿真验证其功能。
实验五 全加器的设计及应用
实验五 全加器的设计及应用一、实验目的（1）进一步加深组和电路的设计方法。
（2）会用真值表设计半加器和全加器电路，验证其逻辑功能。
（3）掌握用数据选择器和译码器设计全加器的方法。
二、预习要求（1）根据表5-1利用与非门设计半加器电路。
（2）根据表5-2利用异或门及与非门设计全加器电路。
三、实验器材（1）实验仪器：数字电路实验箱、万用表； （2）实验器件：74LS04、74LS08、74LS20、74LS32、74LS86、74LS138、74LS153；四、实验原理1.半加器及全加器电子数字计算机最基本的任务之一就是进行算术运算，在机器中的四则运算——加、减、乘、除都是分解成加法运算进行的，因此加法器便成了计算机中最基本的运算单元。
（1）半加器只考虑了两个加数本身，而没有考虑由低位来的进位（或者把低位来的进位看成0），称为半加，完成半加功能的电路为半加器。
框图如图5-1所示。
一位半加器的真值表如表5-1所示。
表5-1 半加器真值表i A i B i C i S i C 0 0 0 0 1 0 1 0 0 1 1 00 0 1 0 1 0 0 01位半加器S C i A i B i 和数向高位进位加数被加数图5-1 半加器框图由真值表写逻辑表达式：⎩⎨⎧=⊕=+=i i i ii i i i i i B A C B A B A B A S '' 画出逻辑图，如图5-2所示：（a ）逻辑图 （b ）逻辑符号 图5-2 半加器（2）全加器能进行加数、被加数和低位来的进位信号相加，称为全加，完成全加功能的电路为全加器。
根据求和结果给出该位的进位信号。
即一位全加器有3个输入端：i A （被加数）、i B （加数）、1-i C （低位向本位的进位）；2个输出端：i S （和数）、i C （向高位的进位）。
下面给出了用基本门电路实现全加器的设计过程。
1）列出真值表，如表5-2所示。
表5-2 全加器真值表从表5-2中看出，全加器中包含着半加器，当01=-i C 时，不考虑低位来的进位，就是半加器。
实验五 译码器和数据选择器的使用
实验五：译码器和数据选择器的使用1．实验目的1) 熟悉数据分配器和译码器的工作原理与逻辑功能。
2) 掌握数据分配器和译码器的使用2．理论准备1) 具有译码功能的逻辑电路称为译码器。
译码即编码的逆过程，将具有特定意义的二进制码进行辨别，并转换成控制信号。
按用途来分，译码器大体上有以下3类：（1）变量译码器；（2）码制变换译码器；（3）显示译码器。
2) 数据选择器又称多路开关，它是以“与或非”门或以“与或”门为主体的组合电路。
它在选择控制信号的作用下，能从多个输入数据中选择某一个数据作为输出。
常见的数据选择器有以下5种：（4）4位2通道选1数据选择器；（5）4通道选1数据选择器；（6）无“使能”端双4通道选1数据选择器；（7）具有“使能”端的互补输出地单8选1数据选择器。
3．实验内容1) 3线-8线译码器(74138)的功能测试2) 用3-8译码器设计一位全减器3) 用双4选1数据选择器(74153)设计一位全减器提示说明：①用译码器设计组合逻辑电路设计原理；②利用译码器产生输入变量的所有最小项，再利用输出端附加门实现最小项之和；③双4选1数据选择器：在控制信号的作用下，从多通道数据输入端中选择某一通道的数据输出Y=[D0(A1’A0’)+D1(A1’A0)+D2(A1A0’)+D3(A1A0)].S。
4．设计过程1）用3-8译码器设计一位全减器。
（1）分析设计要求，列出真值表。
如表一。
表一3-8译码器设计一位全减器真值表（2）根据真值表，写出逻辑函数表达式。
Y0’=(C’B’A’)’ Y4’=(CB’A’)’Y1’=(C’B’A)’ Y5’=(CB’A)’Y2’=(C’BA’)’ Y6’=(CBA’)’Y3’=(C’BA)’Y7’=(CBA)’表二3-8译码器设计一位全减器逻辑抽象真值表（4）根据真值表得到逻辑表达式。
r=a’b’c+a’bc’+ab’c’+abcs=a’b’c+a’bc’+a’bc+abc（5）根据38线译码器的逻辑表达式和4式所得结果进行分析，最后确定实现电路。
数电实验报告【武大电气】
数字电路实验报告专业:电气工程与自动化实验一：组合逻辑电路分析一．实验目的1．熟悉大体逻辑电路的特点。
2．熟悉各类门的实物元件和元件的利用和线路连接。
3．学会分析电路功能.二．实验原理1．利用单刀双掷开关的双接点，别离连接高电平和低电平，开关的掷点不同，门电路输入的电平也不同。
2．门电路的输出端连接逻辑指示灯，灯亮则输出为高电平，灯灭则输出低电平。
3．依次通过门电路的输入电平与输出电平，分析门电路的逻辑关系和实现的逻辑功能。
三．实验元件1．74LS00D2．74LS20D四．实验内容(1)实验内容一：a.实验电路图：由上述实验电路图接线，在开关A B C D选择不同组合的高低电平时，通过对灯X1亮暗的观察，可得出上图的逻辑真值表。
b、逻辑电路真值表：实验分析：•=AB+CD ，一样，由真值表也能推出此由实验逻辑电路图可知：输出X1=AB CD方程，说明此逻辑电路具有与或功能。
(2)实验内容2：密码锁a.实验电路图：D 接着通过实验，改变A B C D 的电平，观察灯泡亮暗，得出真值表如下： b.真值表：实验分析：由真值表（表）可知：当ABCD为1001时，灯X1亮，灯X2灭；其他情况下，灯X1灭，灯X2亮。
由此可见，该密码锁的密码ABCD为1001.因此，可以取得：X1=ABCD，X2=1X。
五．实验体会：1. 这次实验应该说是比较简单，只用到了两种不同的与非门组成一些大体的逻辑电路。
2. 分析组合逻辑电路时，可以通过逻辑表达式，电路图和真值表之间的彼此转换已抵达实验所要求的目的结果。
3. 咱们组在这次实验进程中出现过连线正确但没出现相应的实验结果的情况。
后经分析发现由于实验器材利用的次数较多，有些器材有所损坏，如一些导线表面是好的，其实内部损坏，因此意识到了连接线路时一是要注意器材的选取，二是在接线前必然注意检查各元件的好坏。
实验二：组合逻辑实验(一)半加器和全加器一．实验目的：熟悉几种元器件所带的门电路，掌握用这些门电路设计一些简单的逻辑组合电路的方式。
实验五 全加器的设计及应用
实验五全加器的设计及应用一、实验目的（1）进一步加深组和电路的设计方法。
（2）会用真值表设计半加器和全加器电路，验证其逻辑功能。
（3）掌握用数据选择器和译码器设计全加器的方法。
二、预习要求（1）根据表5-1利用与非门设计半加器电路。
（2）根据表5-2利用异或门及与非门设计全加器电路。
三、实验器材（1）实验仪器：数字电路实验箱、万用表；（2）实验器件：74LS04、74LS08、74LS20、74LS32、74LS86、74LS138、74LS153；四、实验原理1.半加器及全加器电子数字计算机最基本的任务之一就是进行算术运算，在机器中的四则运算——加、减、乘、除都是分解成加法运算进行的，因此加法器便成了计算机中最基本的运算单元。
（1）半加器只考虑了两个加数本身，而没有考虑由低位来的进位（或者把低位来的进位看成0），称为半加，完成半加功能的电路为半加器。
框图如图5-1所示。
一位半加器的真值表如表5-1所示。
表5-1 半加器真值表0 0 00 1 01 0 0 1 1 000 10 1 0 0 0图5-1 半加器框图由真值表写逻辑表达式：画出逻辑图，如图5-2所示：（a）逻辑图（b）逻辑符号图5-2 半加器（2）全加器能进行加数、被加数和低位来的进位信号相加，称为全加，完成全加功能的电路为全加器。
根据求和结果给出该位的进位信号。
即一位全加器有3个输入端：i A （被加数）、i B （加数）、1-i C （低位向本位的进位）；2个输出端：i S （和数）、i C （向高位的进位）。
下面给出了用基本门电路实现全加器的设计过程。
1）列出真值表，如表5-2所示。
表5-2 全加器真值表从表5-2中看出，全加器中包含着半加器，当01=-i C 时，不考虑低位来的进位，就是半加器。
而在全加器中1-i C 是个变量，其值可为0或1。
2）画出i S 、i C 的卡诺图，如图5-3所示。
（a ） i S（b ） i C 图5-3 全加器的卡诺图 3）由卡诺图写出逻辑表达式：如用代数法写表达式得：即：半加器 全加器0 0 0 0 1 0 1 0 0 1 1 0 0 01 01 00 10 0 10 1 11 0 1 1 1 1 1 01 0 11 14）画出逻辑图，如图5-4（a）所示；图5-4（b）是全加器的逻辑符号。
实验五组合逻辑电路的设计与测试掌握组合逻辑电路的设计与测试...
实验五组合逻辑电路的设计与测试一、实验目的掌握组合逻辑电路的设计与测试方法二、实验原理1、使用中、小规模集成电路来设计组合电路是最常见的逻辑电路。
设计组合电路的一般步骤如图5－1所示。
图5－1 组合逻辑电路设计流程图根据设计任务的要求建立输入、输出变量，并列出真值表。
然后用逻辑代数或卡诺图化简法求出简化的逻辑表达式。
并按实际选用逻辑门的类型修改逻辑表达式。
根据简化后的逻辑表达式，画出逻辑图，用标准器件构成逻辑电路。
最后，用实验来验证设计的正确性。
2、组合逻辑电路设计举例用“与非”门设计一个表决电路。
当四个输入端中有三个或四个为“1”时，输出端才为“1”。
设计步骤：根据题意列出真值表如表5－1所示，再填入卡诺图表5－2中。
由卡诺图得出逻辑表达式，并演化成“与非”的形式Z＝ABC＋BCD＋ACD＋ABD＝ABC⋅⋅ABC⋅BCDACD根据逻辑表达式画出用“与非门”构成的逻辑电路如图5－2所示。
图5－2 表决电路逻辑图用实验验证逻辑功能在实验装置适当位置选定三个14P插座，按照集成块定位标记插好集成块CC4012。
按图5－2接线，输入端A、B、C、D接至逻辑开关输出插口，输出端Z 接逻辑电平显示输入插口，按真值表（自拟）要求，逐次改变输入变量，测量相应的输出值，验证逻辑功能，与表5－1进行比较，验证所设计的逻辑电路是否符合要求。
三、实验设备与器件1、＋5V直流电源2、逻辑电平开关3、逻辑电平显示器4、直流数字电压表3、 CC4011×2（74LS00） CC4012×3（74LS20） CC4030（74LS86）CC4081（74LS08） 74LS54×2(CC4085) CC4001 (74LS02)四、实验内容1、设计用与非门及用异或门、与门组成的半加器电路。
要求按本文所述的设计步骤进行，直到测试电路逻辑功能符合设计要求为止。
2、设计一个一位全加器，要求用异或门、与门、或门组成。
实验3 编码器、译码器和数据选择器应用
× × × L H H H H H L H H H H H H
3.2
74LS138逻辑功能测试 逻辑功能测试
输 G1 G2 A G2 B 入 C B A Y0 Y1 Y2 输 Y3 Y4 出 Y5 Y6 Y7
× × L H H H H H H H H
H × × L L L L L L L L
× H × L L L L L L L L
g
f a
a
b
f e
g
b c
d e d c
300O
p p
输
入 D × × 0 0 0 0 0 1 × 1 1 C × × 0 0 0 1 1 0 × 0 1 B × × 0 0 1 0 1 0 × 1 1 A × × 0 1 1 1 1 1 × 0 1
输 出
CA
EL ×
BI × 0 1 1 1 1 1 1 1 1 1
输 出
CA
× 8 消隐 0 1 3 5 7 9 9 消隐 消隐
5 4 3 7 1 2 6
~EL ~BI ~LT BCD/7SEG DA OA 13 DB OB 12 DC OC 11 DD OD OE OF OG 10 9 15 14
×
A B C D E FG
0 0 0 0 0 0 1 0 0
4511BD_5V
× H × × × × L H H H
× H × × × L H H H L
× × × H H H L H H L H H H H
H H L L L L H H H H
H H L L H H L L H H
H H L H L H L H L H
H H L L L L L L L L
H L H H H H H H H H
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实验五：译码器和数据选择器的使用
1．实验目的
1) 熟悉数据分配器和译码器的工作原理与逻辑功能。
2) 掌握数据分配器和译码器的使用
2．理论准备
1) 具有译码功能的逻辑电路称为译码器。
译码即编码的逆过程，将具有特定意义的二进
制码进行辨别，并转换成控制信号。
按用途来分，译码器大体上有以下3类：
（1）变量译码器；
（2）码制变换译码器；
（3）显示译码器。
2) 数据选择器又称多路开关，它是以“与或非”门或以“与或”门为主体的组合电路。
它在选择控制信号的作用下，能从多个输入数据中选择某一个数据作为输出。
常见的数据选择器有以下5种：
（4）4位2通道选1数据选择器；
（5）4通道选1数据选择器；
（6）无“使能”端双4通道选1数据选择器；
（7）具有“使能”端的互补输出地单8选1数据选择器。
3．实验内容
1) 3线-8线译码器(74138)的功能测试
2) 用3-8译码器设计一位全减器
3) 用双4选1数据选择器(74153)设计一位全减器
提示说明：
①用译码器设计组合逻辑电路设计原理；
②利用译码器产生输入变量的所有最小项，再利用输出端附加门实现最小项之和；
③双4选1数据选择器：在控制信号的作用下，从多通道数据输入端中选择某一通道的数据输出Y=[D0(A1’A0’)+D1(A1’A0)+D2(A1A0’)+D3(A1A0)].S。
4．设计过程
1）用3-8译码器设计一位全减器。
（1）分析设计要求，列出真值表。
如表一。
输入输出
G1 G2A+G2B C B A Y
0Y
Y1 Y2 Y3 Y4 Y5 Y6
0 x x x x 1 1 1 1 1 1 1 1 x 1 x x x 1 1 1 1 1 1 1 1 1 0 0 0 0 0 1 1 1 1 1 1 1
1 0 0 0 1 1 0 1 1 1 1 1 1
1 0 0 1 0 1 1 0 1 1 1 1 1
1 0 0 1 1 1 1 1 0 1 1 1 1
1 0 1 0 0 1 1 1 1 0 1 1 1
1 0 1 0 1 1 1 1 1 1 0 1 1
1 0 1 1 0 1 1 1 1 1 1 0 1
1 0 1 1 1 1 1 1 1 1 1 1 0
表一3-8译码器设计一位全减器真值表
（2）根据真值表，写出逻辑函数表达式。
Y0’=(C’B’A’)’ Y4’=(CB’A’)’
Y1’=(C’B’A)’ Y5’=(CB’A)’
Y2’=(C’BA’)’ Y6’=(CBA’)’
Y3’=(C’BA)’Y7’=(CBA)’
（3）进行逻辑抽象，列真值表二。
a(被减数) b(减数c(低借位) r(结果) s(高借位)
0 0 0 0 0
0 0 1 1 1
0 1 0 1 1
0 1 1 0 1
1 0 0 1 0
1 0 1 0 0
1 1 0 0 0
1 1 1 1 1
表二3-8译码器设计一位全减器逻辑抽象真值表
（4）根据真值表得到逻辑表达式。
r=a’b’c+a’bc’+ab’c’+abc
s=a’b’c+a’bc’+a’bc+abc
（5）根据38线译码器的逻辑表达式和4式所得结果进行分析，最后确定实现电路。
若令C=c,B=b,A=a
r=Y4+Y2+Y1+Y7=( Y4+Y2+Y1+Y7 )’’=(Y1’.Y2’.Y4’.Y7’)’,
s =(Y4’.Y2’.Y6’.Y7’)’
（6）根据真值表和逻辑函数画逻辑图。
根据上式可以画出如图一所示的逻辑图。
图1 3-8译码器设计一位全减器逻辑图
2) 用双4选1数据选择器(74153)设计一位全减器。
1）根据真值表和逻辑函数画逻辑图。
根据上式可以画出如图二所示的逻辑图。
图2 双4选1数据选择器设计一位全减器逻辑图
5.实验结果
1) 3-8译码器设计一位全减器逻辑图仿真后，波形图如图三所示。
图3 3-8译码器设计一位全减器仿真波形图
2）双4选1数据选择器设计一位全减器逻辑图仿真后，波形图如图四所示。
图4 双4选1数据选择器设计一位全减器仿真波形图
6．思考题
（1）如何将译码器作为数据分配器？
答：将G2B接低电平，G1作为使能端，C、B和A作为选择通道地址输入，G2A作为数据输入。
如：G1=1，CBA=010时，因为Y2=[(G1∙G2A’∙G2B)∙C’∙B∙A’]’=G2A,而其余输出端均为高电平，因此，当地址CBA=010时，只有输出端Y2得到与输入相同的数据波形。