EDA 第2章 硬件描述语言VHDL
eda技术及应用第三版课后答案谭会生
eda技术及应用第三版课后答案谭会生【篇一：《eda技术》课程大纲】>一、课程概述1.课程描述《eda技术》是通信工程专业的一门重要的集中实践课，是通信工程专业学生所必须具备的现代电子设计技术技能知识。
eda是电子技术的发展方向，也是电子技术教学中必不可少的内容。
本课程主要介绍可编程逻辑器件在电子电路设计及实现上的应用，介绍电路原理图和pcb图的设计技术。
开设该课程，就是要让学生了解大规模专用集成电路fpga和cpld的结构，熟悉一种以上的硬件描述语言，掌握一种以上的开发工具的使用等，掌握电路原理图和pcb图的现代设计技术与方法，从而提高学生应用计算机对电子电路和高速智能化系统进行分析与设计的能力。
2.设计思路本课程坚持“以学生为中心”的原则，以项目任务驱动的方式，采取理论知识与案例相结合的方式授课，提高学生的学习主动性。
通过必要的理论知识讲授、大量的实践训练和案例分析，培养学生的动手设计和实践能力，掌握eda开发的整个流程和基本技巧。
课程采用演示讲授和实践相结合，边讲边练的方法，让学生切身体会并掌握eda开发产品的流程和方法。
本课程集中2周时间开设，注重实践性，边讲边练，让学生切身体会并掌握eda开发技术。
3.实践要求（1）纪律和安全要求①不得将食物带入实验室，每次实训后请将使用后的废弃物带走。
违反者每次扣罚平时分2分。
②实训期间不得做与实训无关的其他事情，不得大声喧哗或做其他影响实训正常进行的事宜。
违反者每次扣罚平时分2分。
③实训期间，若学生有事不能正常参加实训，须提前以书面形式请假，并按指导教师的安排补做实训。
未经指导教师许可，学生不得任意调换实训时间和实训地点。
违反者每次扣罚平时分4分。
④学生不得以任何理由替代他人进行实训，违者直接取消实训成绩。
⑤学生除操作自己所分配的计算机外，不得操作实验室内其他任何设备。
违者每次扣罚平时分2分。
（2）业务要求实训所使用的软件protel和quartus ii，所有数据均通过服务器中转以及储存在服务器上，所以重启自己所用的电脑不会造成数据丢失。
EDA技术实用教程-VHDL版课后答案
第一章1-1 EDA技术与ASIC设计和FPGA开发有什么关系? P3~4答：利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现；FPGA和CPLD是实现这一途径的主流器件。
FPGA和CPLD通常也被称为可编程专用IC，或可编程ASIC。
FPGA和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC（片上系统）和ASIC设计，以及对自动设计与自动实现最典型的诠释。
1-2与软件描述语言相比，VHDL有什么特点? P6答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。
综合器将VHDL 程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。
综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。
l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么? P5什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。
有哪些类型? 答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。
(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。
(3)从RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。
(4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。
综合在电子设计自动化中的地位是什么? 答：是核心地位（见图1-3）。
第2-1讲 VHDL语言的数据类型
VHDL数据对象（Data Objects）
2、信号
信号数据对象，代表电路内部线路，其在元件之间起互连 作用，没有方向性，可给它赋值，也可当作输入。 定义格式为： Signal
如：
Signal A : Std_logic_vector(3 Down to 0) := “0000”;
信号名：数据类型[：=设定值]；
信号、变量、常数对比
四、适用范围 信号：实体、结构体、程序包 变量：定义了变量的进程、子程序的顺序语句中
常数：视其定义的位置而定
若常数定义在实体中，适用范围是实体所对应的所 有结构体。 若常数定义在结构体中，适用范围就是本结构体。
信号和变量赋值区别举例
信号赋值（非立即） Architecture abc of example is signal tmp:std_logic; Begin process(a,b,c) begin tmp<=a; x<=c and tmp; tmp<=b; y<=c and tmp; end process; End abc;
使用这类数据信号，必须包含下面两条声明语句：
Library IEEE; Use IEEE.std_logic_1164.all;
VHDL数据类型
该类型能比较全面地包括数字电路中信号的几种状态，比 位“bit”信号对于数字逻辑电路的逻辑特性描述更完整、更真 实。所以在VHDL的程序里，对于逻辑信号的定义，通常都是采 用这个“标准逻辑”信号形式，不再使用“BIT”。
VHDL的优点
VHDL描述能力比其它硬件描述语言更强，用于 设计复杂的、多层次的数字系统。支持设计库 和设计的重复使用； 具有相对独立性，设计者可以不管硬件结构及 最终设计实现的目标器件； 支持广泛，目前大多数EDA软件都支持VHDL语 言； 更方便地向ASIC过渡； VHDL有良好的可读性，容易理解。
EDA技术与Verilog_HDL
1.7 EDA技术的优势
（1）大大降低设计成本，缩短设计周期。 （2）有各类库的支持。 （3）极大地简化了设计文档的管理。 （4）日益强大的逻辑设计仿真测试技术。 （5）设计者拥有完全的自主权，再无受制于人之虞。 （6）软件平台支持任何标准化的设计语言；良好的可移植与可测试性， 为系统开发提供了可靠的保证。 （7）能将所有设计环节纳入统一的自顶向下的设计方案中。 （8）在系统板设计结束后仍可利用计算机对硬件系统进行完整的测试。
Altera 的 SignalTap II Xilinx 的 ChipScope
3.6 FPGA/CPLD产品概述
3.6.1 Lattice公司的CPLD器件系列 1. ispLSI系列器件 2. MACHXO系列 3. MACH4000系列 4. LatticeSC FPGA系列 5. LatticeECP3 FPGA系列
第3章 FPGA/CPLD结构与应用
3.1 概 述
3.1 概 述
3.1.1 可编程逻辑器件的发展历程
（1）20世纪70年代，熔丝编程的PROM和PLA器件是最早的可编程逻辑 器件。 （2）20世纪70年代末，对PLA进行了改进，AMD公司推出PAL器件。 （3）20世纪80年代初，Lattice发明电可擦写的，比PAL使用更灵活的 GAL器件。 （4）20世纪80年代中期，Xilinx公司提出现场可编程概念，生产出了世 界上第一片FPGA器件。同期，A1tera公司推出EPLD器件，较GAL器件 有更高的集成度，可以用紫外线或电擦除。 （5）20世纪80年代末，Lattice公司又提出在系统可编程技术，并且推出 了一系列具备在系统可编程能力的CPLD器件，将可编程逻辑器件的性能 和应用技术推向了一个全新的高度。 （6）进入20世纪90年代后，可编程逻辑集成电路技术进入飞速发展时期。 器件的可用逻辑门数超过了百万门，并出现了内嵌复杂功能模块（如加法 器、乘法器、RAM、CPU核、DSP核、PLL等）的SOPC。
EDA教程 (8)
第1章硬件描述语言VHDL数字系统设计分为硬件设计和软件设计, 但是随着计算机技术、超大规模集成电路（CPLD、FPGA）的发展和硬件描述语言（HDL, Hardware Description Language）的出现，软、硬件设计之间的界限被打破，数字系统的硬件设计可以完全用软件来实现，只要掌握了HDL语言就可以设计出各种各样的数字逻辑电路。
1.1老的硬件设计方法老的硬件设计方法有如下几个特征：（1）采用自下而上的设计方法使用该方法进行硬件设计是从选择具体元器件开始，并用这些元器件进行逻辑电路设计，从而完成系统的硬件设计，然后再将各功能模块连接起来，完成整个系统的硬件设计，（2）采用通用逻辑元器件通常采用74系列和CMOS4000系列的产品进行设计（3）在系统硬件设计的后期进行调试和仿真只有在部分或全部硬件电路连接完毕，才可以进行电路调试，一旦考虑不周到，系统设计存在较大缺陷，则要重新设计，使设计周期延长。
（4）设计结果是一张电路图当设计调试完毕后，形成电原理图，该图包括元器件型号和信号之间的互连关系等等。
老的硬件设计方法已经使用了几十年，是广大电子工程师熟悉和掌握的一种方法，但是现在这种方法老了，不仅方法老了，就连使用的元器件也老了。
1.2使用HTL的硬件设计方法所谓硬件描述语言，就是利用一种人和计算机都能识别的语言来描述硬件电路的功能，信号连接关系及定时关系，它可以比电原理图更能表示硬件电路的特性。
该方法有如下特征：（1）支持自顶向下的设计方法所谓自顶向下的设计方法就是从系统的总体要求出发，自顶向下分三个层次对系统硬件进行设计。
第一个层次是行为描述，所谓行为描述，实际就是对整个系统的数学模型的描述，在行为描述阶段，并不真正考虑其实际操作和算法怎么实现，而是考虑系统的结构和工作过程是否能达到系统设计规格书的要求。
第二个层次是数据流描述，又称为寄存器描述或RTL方式描述，该描述比行为描述更注重硬件的具体实现，通过该描述可以导出系统的逻辑表达式，为逻辑综合作准备，当然进行逻辑综合和逻辑综合工具的能力有关，当然设计人员还必须了解逻辑综合工具的说明和规定，第三个层次为逻辑综合。
第2-4讲 VHDL语言主要描述语言
能否定 义为信 号？
VHDL顺序语句
5、LOOP语句—WHILE循环(P45) 格式： 标号：WHILE 循环控制条件 LOOP 顺序处理语句； …… END LOOP； 注意： 循环控制条件没有直接给出循环次数，可以是任何 条件表达式，条件为“真”，进行循环，条件为“假”， 退出循环。 条件表达式需初始化。
EDA技术实用教程
第2-4讲 VHDL语言语言主要描述 语句
VHDL主要描述语句
在结构体 （ARCHITECTURE） 中 执行的语句 在进程（PROCESS） 函数（FUNCTION） 过程 （PROCEDURE） 中执行的语句
并行处理语句
硬件 描述 的特 点
高级 语言 的特 点
顺序处理语句
VHDL顺序语句P39
VHDL顺序语句
例： 8位奇偶校验电路 architecture abc of example is begin PROCESS(a) variable tmp:std_logic; begin tmp:=„0‟; FOR i IN 0 to 7 LOOP tmp:=tmp XOR a(i); END LOOP; Y<=tmp; end process; end abc;
VHDL顺序语句
例：
architecture abc of example is signal c :STD_LOGIC; begin PROCESS(a,b) begin c<=a and b after 10 ns; a<=„1‟; b<=„1‟; b<=„0‟; out<=c; end process; end abc;
超大规模集成电路VHDL2
PROCESS (a,b,c) VARIABLE d：std_logic_vector(3 downto 0); BEGIN d：=a； x<=b+d； d：=c； y<=b+d； END PROCESS; 结果： x<=b+a； y<=b+c；
2.2.4 文件
文件(files)是传输大量数据的客体，包含一些专门数据 类型的数值。在仿真测试时，测试的输入激励数据和仿真 结果的输出都要用文件来进行。 在IEEE1076标准中，TEXTIO程序包中定义了文件I/O传输 的方法。它们是对过程的定义，调用这些过程就能完成数 据的传递。
procedure procedure Procedure
Readline (F：in Text；L：out Line)； Writeline(F：out Text；L：in Line)； Read(L：inout Line；Value：out std_logic； Good：out boolean)； procedure Read(L：inout Line；Value：out std_logic)； procedure Read(L：inout Line；Value：out std_logic_vector； Good：out boolean)；
VHDL语言有两个标准版：VHDL‘87版和VHDL‘93 版。VHDL‘87版的标识符语法规则经过扩展后，形 成了VHDL‘93版的标识符语法规则。前一部分称为 短标识符，扩展部分称为扩展标识符。VHDL‘93版 含有短标识符和扩展标识符两部分。
2.1.1 短标识符
短标识符规则：
短标识符由字母、数字以及下划线字符组成，且具有以下特 征要求： ● 第一个字符必须是字母； ● 最后一个字符不能是下划线； ● 不允许连续两个下划线； ● 在标识符中大、小写字母是等效的。
EDA
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D、用VHDL设计4位计数器
取整数数据类型，为什么？
整数取值范围 端口信号模式取 BUFFER，为什么？
B0
1 0 0 1
A
1 1 0
注意整数和位的不同表达方式！ 青岛理工大学计算机工程学院
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VHDL基本语法小结 4
定输出信号数据类型为整数类型：
进位
8位和
8位加数 8位被加数
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溢出进位
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VHDL基本语法小结 3
预定义运算符加载函数：
STD_LOGIC_UNSIGNED程序包;
标准逻辑位矢量数据类型:
STD_LOGIC_VECTOR( 7 DOWNTO 0)
并置操作符：“
& ”
a <= '1' '0' b(1) e(2) IF a d = "10100011” THEN
STD_LOGIC、BIT、INTEGER、BOOLEA
IF语句，不完整性IF语句特点 时序电路描述
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VHDL综合器易于优化 易构成性能良好的时序逻辑模块
结构模式简单、层次分明、易读易懂、易排错
利用同步时序和全局时钟线可实现高速FSM 运行模式类似于CPU，易于进行顺序控制 时高可靠性，非法状态易控制
敏感信号表，PROCESS语句 特点 IF语句，不完整性IF语句特点
Байду номын сангаас
时序电路描述
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EDA
（b）硬件语言设计目标流程
VHDL综合器运行流程 综合向下设计方法 的自顶向下设计方法
自顶向下的设计流程: 自顶向下的设计流程
1．设计说明书 5．前端功能仿真 9．结构综合
2．建立VHDL行为模型
6．逻辑综合
10．门级时序仿真
3．VHDL行为仿真
7．测试向量生成
手工设计方法的缺点是： 手工设计方法的缺点是： 复杂电路的设计、调试十分困难。 1)复杂电路的设计、调试十分困难。 如果某一过程存在错误， 2) 如果某一过程存在错误 ， 查找和修 改十分不便。 改十分不便。 设计过程中产生大量文档， 3) 设计过程中产生大量文档 ， 不易管 理。 对于集成电路设计而言， 4) 对于集成电路设计而言 ， 设计实现 过程与具体生产工艺直接相关， 过程与具体生产工艺直接相关 ， 因此 可移植性差。 可移植性差。 5) 只有在设计出样机或生产出芯片后 才能进行实测。 才能进行实测。
11．硬件测试
4．VHDL-RTL级建模
8．功能仿真
12．设计完成
1.6 EDA与传统电子设计方法的比较 与传统电子设计方法的比较
EDA技术有很大不同： 技术有很大不同： 技术有很大不同 采用硬件描述语言作为设计输入。 1)采用硬件描述语言作为设计输入。 (Library)的引入 的引入。 2)库(Library)的引入。 设计文档的管理。 3)设计文档的管理。 强大的系统建模、电路仿真功能。 4)强大的系统建模、电路仿真功能。 具有自主知识产权。 5)具有自主知识产权。 开发技术的标准化、规范化以及IP IP核的可利用 6)开发技术的标准化 、规范化以及 IP核的可利用 性。 7)适用于高效率大规模系统设计的自顶向下设计 方案。 方案。 全方位地利用计算机自动设计、 8)全方位地利用计算机自动设计、 仿真和测试技 术。 对设计者的硬件知识和硬件经验要求低。 9)对设计者的硬件知识和硬件经验要求低。 10)高速性能好。 10)高速性能好。 11)纯硬件系统的高可靠性。 11)纯硬件系统的高可靠性。
硬件描述语言
VHDL的程序至少由实体(entity)和结构体(architecture)两部分组成 实体的作用、结构体的作用
entity adder1 is port( a:in bit; b:in bit; s:out bit; co:out bit ); end adder1; --以上是半加器的实体说明 architecture adder1_arch of adder1 is begin s<=a xor b; co<=a and b; end adder1_arch; --以上是半加器的结构体定义
2008-09~2008.12
VHDL 语 言 有 两 个 标 准 版 ： VHDL’87 版 和 VHDL’93 版 。 VHDL’87 版 的 标 识 符 语 法 规 则 经 过 扩 展 后 ， 形 成 了 VHDL’93版的标识符语法规则。前一部分称为短标识符， 扩展部分称为扩展标识符。VHDL’93版含有短标识符和扩 展标识符两部分。
硬件描述语言
VHDL概述及其开发环境
1 硬件描述语言的概念、地位、用途、优点 2 VHDL代码如何变成电路 3 VHDL程序框架（实体＋结构） 4 MAX＋plusII快速入门
2008-09~2008.12
1 硬件描述语言的概念、地位、用途、优点
概念：VHDL是VHSIC（Very High Speed Integrated Circuit） Hardware Descriptions Language的缩写，即超高速集成电路 的硬件描述语言。VHDL语言能够描述硬件电路的结构、行为与 功能。 历史：随着大规模专用集成电路ASIC(Application-specific IC)的开发和研制，为了提高开发的效率，增加已有成果的可继 承性，各ASIC研制和生产厂家相继开发了用于各自目的的硬件 描述语言。其中最有代表性的是美国国防部开发的VHDL语言。 Viewlogic公司开发的Verilog HDL以及ALTERA公司开发的AHDL 语言。VHDL硬件描述语言在1987年被接纳为IEEE 1076标准，并 且在1993年进行了扩展，修订为新的VHDL语言标准IEEE 1164， 1996年，IEEE 1076.3成为VHDL的综合标准。1995年，中国国家 技术监督局发布的《CAD通用技术规范》中也明确推荐采用VHDL 作为我国电子设计自动化硬件描述语言的国家标准。