第七章 几种常用的时序逻辑电路试题及答案
第七章 常用时序逻辑功能器件典型例题
第七章常用时序逻辑功能器件典型例题分析例1：选择题1. 用三个D 触发器组成的扭环计数器有效循环状态数为（ ）。
A. 3 B. 6 C. 82. 用4级触发器组成十进制计数器，其无效状态个数为（ ）。
A. 不能确定 B. 10个 C. 8个 D. 6个3. 某时序逻辑电路的波形如图所示，由此判定该电路是（ ）。
A. 二进制计数器B. 十进制计数器C. 移位寄存器答案 1. B 2. D 3. B例2：用集成计数器芯片74LS193分别构成模9加法计数器和模13减法计数器。
74LS193逻辑符号如下图所示。
图中C O 是加法进位输出端，且D P A B C D C Q C Q Q Q Q O ;+=是借位输出端，且_CP A Q B Q C Q D Q D O =。
74LS193的功能表如下表所示。
表 74LS193功能表解：（1）构成模9加法计数器。
因为计数器模N=9，所以预置状态号M=15-N=15-9=6，故预置数据DCBA=0110，且加法进位输出端C O 与D L 连接，其它输入端接上相应的信号。
电路连接图如下图所示。
74LS193构成的模9加法计数器（2）构成模13减法计数器。
因为构成的是减法计数器，所以预置状态M=N=13，故预置数据DCBA=1101，且减法借位输出端D O 与D L 连接，其它输入端接上相应的信号。
连接图如下图所示。
74LS193构成的模13减法计数器例3：集成计数器芯片74LS161的逻辑符号如下图所示，图中O C 是加法进位输出端，且。
74LS161的功能表如下表所示。
要求：T Q Q Q Q O A B C D C=74LS161逻辑符号（1）用74LS161构成模9加法计数器； （2）用74LS161构成模153加法计数器。
表 74LS161的功能表1 11 11 1ϕ ϕ ϕ ϕ保保计持持数解：（1）构成模9加法计数器。
因为预置状态号M=16-N =16-9=7，所以预置数据DCBA =0111，且进位输出端O C 经过倒相器送D L 输入端。
时序逻辑电路练习答案
时序逻辑电路练习参考答案一、填空题1、时钟脉冲控制 同 异 异 时钟脉冲控制 同一时刻2、逻辑电路 输入 输出 功能 分析3、二进制 二进制 二进制 同步 异步 加减 加 减 可逆4、十进制 四 84215、莫尔 米莱6、驱动 输出 次态 异 时钟脉冲7、无效 有效循环体 无效 自启动 8、分频 控制 测量 三 6 2 9、数码 移位 双向 4 8 10、寄存 触发 触发 寄存 触发 11、TTL 左移和右移 保持数据 清除数据 12、回差 整形 变换 单 单 暂稳 稳 单稳 稳 暂稳 稳 13、预置 清零二、判断题对 对 错 错 错 对 错 对 错 对三、选择题BCACB DBACC四、简述题1、答：同步时序逻辑电路的各位触发器是由同一个时钟脉冲控制的；异步时序逻辑电路的各位触发器的时钟脉冲控制端各不相同，状态发生变化的时间通常也不相同。
2、答：移位寄存器除寄存数据外，还能将数据在寄存器内移位，因此钟控的RS 触发器不能用做这类寄存器，因为它具有“空翻”问题，若用于移位寄存器中，很可能造成一个CP 脉冲下多次移位现象。
用作移位寄存器的触发器只能是克服了“空翻”现象的边沿触发器。
3、答：所谓自启动能力：指时序逻辑电路中某计数器中的无效状态码，若在开机时出现，不用人工或其它设备的干预，计数器能够很快自行进入有效循环体，使无效状态码不再出现的能力。
4、答：施密特触发器的显著特征有两个：一是输出电压随输入电压变化的曲线不是单值的，具有回差特性；二是电路状态转换时，输出电压具有陡峭的跳变沿。
利用施密特触发器的上述两个特点，可对电路中的输入电信号进行波形整形、波形变换、幅度鉴别及脉冲展宽等。
五、分析题1、2、解：分析：（1）电路为同步的米莱型时序逻辑电路；（2）各触发器的驱动方程：J 1=D K 1 J 2=Q 1n K 2 J 3=Q 1n K 3各触发器的次态方程：n n D Q =+11 n n Q Q 112=+ n n Q Q 213=+3、解：状态转换关系为：101→010→011→000→100→001→110。
时序逻辑电路练习及答案(1)
时序逻辑电路模块6-1一、填空题（每空2分，共18分）1、时序逻辑电路通常包含_______电路和_________电路两部分组成。
2、时序逻辑电路的基本构成单元是____________。
3、构造一个模6计数器，电路需要个状态，最少要用个触发器，它有个无效状态。
4、四位扭环形计数器的有效状态有个。
5、移位寄存器不但可_________ ，而且还能对数据进行 _________。
二、判断题（每题2分，共10分）1、时序逻辑电路的输出状态与前一刻电路的输出状态有关，还与电路当前的输入变量组合有关。
2、同步计数器的计数速度比异步计数器快。
3、移位寄存器不仅可以寄存代码，而且可以实现数据的串-并行转换和处理。
4、双向移位寄存器既可以将数码向左移，也可以向右移。
5、由四个触发器构成的计数器的容量是16三、选择题（每题3分，共18分）1、同步时序电路和异步时序电路比较，其差异在于后者（）。
A．没有触发器 B．没有统一的时钟脉冲控制C．没有稳定状态 D．输出只与内部状态有关2、时序逻辑电路中一定是含（）A. 触发器B. 组合逻辑电路C. 移位寄存器D. 译码器3、8位移位寄存器，串行输入时经( )个脉冲后，8位数码全部移入寄存器中。
A.1B.2C.4D.84、计数器可以用于实现（）也可以实现（）。
A ．定时器B ．寄存器C ．分配器D ．分频器5、用n个触发器构成扭环型计数器,可得到最大计数长度是（）。
A、nB、2nC、2nD、2n-16、一个 4 位移位寄存器可以构成最长计数器的长度是（）。
A.8B.12C.15D.16四、时序逻辑电路的分析（34分）分析下图所示时序逻辑电路，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路实现的的逻辑功能。
A为输入变量。
五、计数器的分析题（20分）集成4位二进制加法计数器74161的连接图如图所示，LD是预置控制端；D0、D1、D2、D3是预置数据输入端；Q3、Q2、Q1、Q0是触发器的输出端，Q0是最低位，Q3是最高位；LD为低电平时电路开始置数，LD为高电平时电路计数。
时序逻辑电路课后习题答案
时序逻辑电路课后习题答案时序逻辑电路课后习题答案时序逻辑电路是数字电路中的一种重要类型，它在数字系统中起到了关键的作用。
通过时序逻辑电路，我们可以实现各种复杂的功能，例如计数器、寄存器、状态机等。
然而，在学习过程中，我们常常会遇到一些难题，下面我将为大家提供一些常见时序逻辑电路习题的答案，希望能够对大家的学习有所帮助。
1. 设计一个4位二进制计数器，要求计数范围为0-9，采用时序逻辑电路实现。
答案：这是一个常见的计数器设计问题。
我们可以使用四个触发器构成一个4位二进制计数器。
每个触发器的输出作为下一个触发器的时钟输入，形成级联结构。
每当计数器的值达到9时，我们需要将其清零，即将四个触发器的输入端都置为0。
这样，当计数器的值达到9时，下一个时钟脉冲到来时，触发器的输出将变为0，实现了计数器的循环。
2. 设计一个状态机，实现一个简单的交通信号灯系统。
红灯亮20秒，绿灯亮30秒，黄灯亮5秒，然后再次循环。
答案：这是一个典型的状态机设计问题。
我们可以使用两个触发器来实现该状态机。
首先，我们需要定义三个状态：红灯状态、绿灯状态和黄灯状态。
然后，我们可以使用一个计数器来计时。
当计时达到20秒时，状态机切换到绿灯状态；当计时达到50秒时，状态机切换到黄灯状态；当计时达到55秒时，状态机切换到红灯状态。
然后，状态机重新开始计时，循环执行上述过程。
3. 设计一个电梯控制系统，实现电梯的上升和下降功能，并能够响应乘客的楼层请求。
答案：电梯控制系统是一个较为复杂的时序逻辑电路设计问题。
我们可以使用一个状态机来实现该系统。
首先，我们需要定义电梯的各个状态，例如静止状态、上升状态和下降状态。
然后，我们可以使用一个计时器来计时，以确定电梯的运行时间。
当电梯处于静止状态时，它可以响应乘客的楼层请求，并根据请求的楼层决定是上升还是下降。
当电梯到达目标楼层时，它会停止运行并等待下一个请求。
当电梯处于上升或下降状态时，它会根据当前楼层和目标楼层的差值来确定运行方向，并在到达目标楼层后停止运行。
数电复习练习(三)时序电路习题(常用时序部件)(答案)
常用时序逻辑器件习题一、选择题1、同步计数器和异步计数器比较，同步计数器的显著优点是（C ）。
A.工作速度高B.触发器利用率高C.电路简单D.不受时钟CP控制。
2、把一个五进制计数器与一个四进制计数器串联可得到（ D ）进制计数器。
A.4B.5C.9D.203、下列逻辑电路中为时序逻辑电路的是（C ）。
A.变量译码器B.加法器C.数码寄存器D.数据选择器4、N个触发器可以构成最大计数长度（进制数）为（D ）的计数器。
A.NB.2NC.N2D.2N5、N个触发器可以构成能寄存（ B ）位二进制数码的寄存器。
A.N-1B.NC.N+1D.2N6、五个D触发器构成环形计数器，其计数长度为（A ）。
A.5B.10C.25D.327、同步时序电路和异步时序电路比较，其差异在于后者（B ）。
A.没有触发器B.没有统一的时钟脉冲控制C.没有稳定状态D.输出只与内部状态有关8、一位8421BCD码计数器至少需要（ B ）个触发器。
A.3B.4C.5D.109、欲设计0，1，2，3，4，5，6，7这几个数的计数器，如果设计合理，采用同步二进制计数器，最少应使用（ B ）级触发器。
A.2B.3C.4D.810、8位移位寄存器，串行输入时经（D ）个脉冲后，8位数码全部移入寄存器中。
A.1B.2C.4D.811、用二进制异步计数器从0做加法，计到十进制数178，则最少需要（D ）个触发器。
A.2B.6C.7D.8E.1012、某电视机水平-垂直扫描发生器需要一个分频器将31500HZ 的脉冲转换为60HZ 的脉冲，欲构成此分频器至少需要（ A ）个触发器。
A.10B.60C.525D.3150013、某移位寄存器的时钟脉冲频率为100KHZ ，欲将存放在该寄存器中的数左移8位，完成该操作需要（ B ）时间。
A.10μSB.80μSC.100μSD.800ms14、若用JK 触发器来实现特性方程为AB Q A Q n 1n +=+，则JK 端的方程为（ A ）。
时序电路习题答案
时序电路习题答案时序电路习题答案时序电路是数字电路中的一种重要类型，它通过控制信号的时序来实现特定的功能。
在学习时序电路的过程中，我们经常会遇到一些习题，下面我将为大家提供一些常见时序电路习题的答案，希望能够帮助大家更好地理解和掌握时序电路的知识。
1. 以下是一个简单的D触发器电路，请问在输入信号发生变化时，输出信号的变化情况是怎样的？答案：D触发器是一种常用的时序电路元件，它具有存储和传输功能。
当输入信号D发生变化时，输出信号Q的变化情况取决于时钟信号CLK的边沿类型。
如果CLK为上升沿触发，那么当CLK信号上升沿到来时，输出信号Q将跟随输入信号D的变化而变化；如果CLK为下降沿触发，那么当CLK信号下降沿到来时，输出信号Q将跟随输入信号D的变化而变化。
2. 下图是一个时序电路的状态图，请问该电路的输出信号在各个状态之间是如何变化的？答案：根据状态图，我们可以看出该时序电路有三个状态：S0、S1和S2。
在初始状态S0时，输出信号为0；当输入信号满足特定条件时，电路将转移到状态S1，此时输出信号变为1；当输入信号再次满足特定条件时，电路将进入状态S2，输出信号又变为0。
根据状态图，我们可以清晰地看到输出信号在各个状态之间的变化情况。
3. 下图是一个时序电路的时序图，请问该电路的功能是什么？答案：根据时序图，我们可以看出该时序电路是一个计数器电路。
当时钟信号CLK的上升沿到来时，输出信号Q的值会递增1。
在初始状态下，输出信号Q的值为000；当CLK的第一个上升沿到来时，Q的值变为001；以此类推，每个CLK的上升沿到来都会使Q的值递增1。
这样，该时序电路就实现了计数的功能。
4. 下图是一个时序电路的逻辑图，请问该电路的功能是什么？答案：根据逻辑图，我们可以看出该时序电路是一个有限状态机。
它有两个输入信号A和B，以及两个输出信号X和Y。
当输入信号A和B满足特定条件时，电路将转移到不同的状态，并相应地改变输出信号X和Y的值。
时序逻辑电路练习试题
4．有一T 触发器，在T =1时，加上时钟脉冲，则触发器 。
A ．保持原态 B ．置0 C ．置1 D ．翻转 5．假设JK 触发器的现态Q n =0，要求Q n +1=0，则应使 。
A ．J=×，K =0 B ．J=0，K=× C ．J=1，K=× D ．J=K=16．电路如图T4.6所示。
实现A Q Q n n +=+1的电路是 。
A ．B ．C ．D ．图T4.67．电路如图T4.7所示。
实现n n Q Q =+1的电路是 。
A ．B ．C ．D ．图T4.79．将D 触发器改造成T 触发器，如图T4.9所示电路中的虚线框内应是 。
图T4.9A ．或非门B ．与非门C ．异或门D ．同或门 13．用n 只触发器组成计数器，其最大计数模为 。
A ．n B ．2n C ．n 2 D ．2 n14．一个5位的二进制加计数器，由00000状态开始，经过75个时钟脉冲后，此计数器的状态为 ：A AA ACPCPCPTQA ．01011B ．01100C ．01010D ．0011115．图T4.15所示为某计数器的时序图，由此可判定该计数器为 。
A ．十进制计数器 B ．九进制计数器 C ．四进制计数器 D ．八进制计数器图T4.1516．电路如图T4.16所示，假设电路中各触发器的当前状态Q 2 Q 1 Q 0为100，请问在时钟作用下，触发器下一状态Q 2 Q 1 Q 0为 。
图T4.16A ．101B ． 100C ． 011D ． 00017．电路图T4.17所示。
设电路中各触发器当前状态Q 2 Q 1 Q 0为110，请问时钟CP 作用下，触发器下一状态为 。
图T4.17A ． 101B ．010C ．110D ．11118．电路如图T4.18所示， 74LS191具有异步置数的逻辑功能的加减计数器，其功CPQ 0Q 1Q 2Q 32能表如表T4.18所示。
时序逻辑电路练习及答案(2)
时序逻辑电路练习及答案一、填空题（每空2分，共22分）1、时序逻辑电路中一定包含__________。
2、时序逻辑电路在任一时刻的输出不仅取决于_________,而且还取决于__________。
3、根据存储电路中触发器的动作特点不同，时序逻辑电路可以分为________时序逻辑电路和________时序逻辑电路。
4、若要构成七进制计数器，电路需要个状态，最少用个触发器，它有个无效状态。
5、若两个电路状态在相同的输入下有相同的输出，并且转换到同样一个次态去，则称这两个状态为___________。
6、触发器在脉冲作用下同时翻转的计数器叫做计数器， n位二进制计数器的容量等于。
二、判断题（每题2分，共10分）1、时序电路包含组合电路和存储电路两部分，存储电路是必不可少的。
2、同步时序逻辑电路中的无效状态是由于状态表没有达到最简所造成的。
3、即使电源关闭，移位寄存器中的内容也可以保持下去。
4、采用 74LS161 芯片可构成地址计数器，但最多不能超过 8 位地址。
5、74LS190 芯片和74HC190芯片功能完全相同三、选择题（每题3分，共18分）1、下列电路中，能够存储数字信息的是（）；A 译码器；B 全加器；C 寄存器；D 编码器；2、时序逻辑电路的输出状态的改变( )。
A. 仅与该时刻输入信号的状态有关；B. 仅与时序电路的原状态有关；C. 与A.、B.皆有关D.输出信号的次态3、( )触发器可以用来构成移位寄存器。
A. 基本R-SB. 同步R-SC. 同步D D. 边沿D4、用n个触发器构成计数器，可得到最大计数长度是（）。
2 nA、nB、n2C、n2D、15、用触发器设计一个24进制的计数器，至少需要( )个触发器。
A、 3B、4C、 5D、66、一个4位的二进制加计数器，由0000状态开始，经过25个时钟脉冲后，此计数器的状态为( )A、1100B、1000C、1001D、1010四、时序逻辑电路的分析（30分）电路如图所示，按要求进行分析。
时序逻辑电路试题及答案
时序逻辑电路试题及答案一、单选题1.CP有效时，若JK触发器状态由1翻转为0，则此时JK输入端必定有A、J=0B、J=1C、K=0D、K=1【正确答案】：D2.主从RS触发器是在时钟脉冲CP的( )，根据输入信号改变状态。
A、低电平期间B、高电平期间C、上升沿时刻D、下降沿时刻【正确答案】：D3.仅具有置0和置1功能的触发器是A、RS触发器B、JK触发器C、D触发器D、T触发器【正确答案】：C4.关于JK触发器的错误表述是A、对于输入信号没有制约条件B、不允许JK同时为1C、允许JK同时为1D、允许JK同时为0【正确答案】：B5.D触发器当D=Q时，实现的逻辑功能是A、置0B、置1C、保持D、翻转【正确答案】：C6.JK触发器有( )触发信号输入端。
A、一个B、二个C、三个D、四个【正确答案】：B7.下列哪项表示基本RS触发器的符号A、B、C、D、【正确答案】：A8.D触发器在CP脉冲有效的情况下能实现的功能是A、置0和置1B、置1和保持C、置0和保持D、保持和翻转【正确答案】：A9.基本RS触发器是( )。
A、组合逻辑电路B、单稳态触发器C、双稳态触发器D、无稳态触发器10.双D集成触发器CD4013的时钟脉冲CP的引脚是A、14脚B、7脚C、3脚与11脚D、5脚与11脚【正确答案】：C11.与非型同步RS触发器，CP=1期间，( )，触发器维持原态。
A、R=0，S=0B、R=0，S=1C、R=1，S=0D、R=1，S=1【正确答案】：A12.主从JK触发器的初态为0，JK=01时，经过2021个触发脉冲后，其状态变化及输出状态为A、一直为0B、由0变为1，然后一直为1C、在01间翻转，最后为1D、在01间翻转，最后为013.对双JK集成触发器74LS112引脚功能叙述错误的是A、16脚是VccB、8脚是GNDC、1脚是CP1D、16脚是GND【正确答案】：D14.D触发器用作计数型触发器时，输入端D的正确接法是A、D=0B、D=1C、D=D=Q【正确答案】：C15.JK触发器中，当JK取值相同时，则Q等于A、J⊕QB、QC、1D、016.在RS触发器的逻辑符号中表示A、低电平时置1B、高电平时置1C、低电平时置0D、高电平时置0【正确答案】：C17.JK触发器，若J=，K= Q，则可实现的逻辑功能是A、置0B、置1C、保持D、翻转【正确答案】：D18.D触发器有( )触发信号输入端。
数字电路基础-组合逻辑电路和时序逻辑电路考试试卷
数字电路基础-组合逻辑电路和时序逻辑电路考试试卷（答案见尾页）一、选择题1. 数字电路中的基本逻辑门有哪些？A. 或门B. 与门C. 非门D. 异或门E. 同或门2. 下列哪种逻辑电路可以实现时序控制？A. 组合逻辑电路B. 时序逻辑电路C. 计数器D. 编码器3. 在组合逻辑电路中，输出与输入的关系是怎样的？A. 输出总是与输入保持相同的逻辑状态B. 输出仅在输入发生变化时改变C. 输出与输入没有直接关系D. 输出在输入未知时保持不变4. 时序逻辑电路中的时钟信号有何作用？A. 提供时间信息B. 控制电路的工作顺序C. 改变电路的工作频率D. 用于解码5. 下列哪种器件是时序逻辑电路中常见的时序元件？A. 计数器B. 编码器C. 解码器D. 触发器6. 组合逻辑电路和时序逻辑电路的主要区别是什么？A. 组合逻辑电路的输出与输入存在一对一的逻辑关系；时序逻辑电路的输出与输入之间存在时间上的依赖关系。
B. 组合逻辑电路只能处理数字信号；时序逻辑电路可以处理模拟信号。
C. 组合逻辑电路中没有存储单元；时序逻辑电路中存在存储单元（如触发器）。
D. 组合逻辑电路的响应速度较快；时序逻辑电路的响应速度较慢。
7. 在组合逻辑电路中，如果输入信号A和B都为，则输出F将是：A. 0B. 1C. 取决于其他输入信号D. 无法确定8. 在时序逻辑电路中，触发器的时钟信号来自哪里？A. 外部时钟源B. 内部时钟源C. 控制器D. 数据输入端9. 时序逻辑电路的设计通常涉及哪些步骤？A. 确定逻辑功能需求B. 选择合适的触发器C. 设计状态转移方程D. 将设计转换为实际电路E. 对电路进行仿真和验证二、问答题1. 什么是组合逻辑电路？请列举几种常见的组合逻辑电路，并简述其工作原理。
2. 时序逻辑电路与组合逻辑电路有何不同？请举例说明。
3. 组合逻辑电路中的基本逻辑门有哪些？它们各自的功能是什么？4. 什么是触发器？它在时序逻辑电路中的作用是什么？5. 组合逻辑电路设计的基本步骤是什么？请简要说明。
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第七章 几种常用的时序逻辑电路一、填空题1.（9-1易）与组合逻辑电路不同，时序逻辑电路的特点是：任何时刻的输出信号不仅与____________有关，还与____________有关，是______（a.有记忆性b.无记忆性）逻辑电路。
2.（9-1易）触发器是数字电路中______（a.有记忆b.非记忆）的基本逻辑单元。
3.（9-1易）在外加输入信号作用下，触发器可从一种稳定状态转换为另一种稳定状态，信号终止，稳态_________（a.不能保持下去 b. 仍能保持下去）。
4.（9-1中）JK 触发器是________（a.CP 为1有效b.CP 边沿有效）。
5.（9-1易）1n n n Q J Q K Q +=+是_______触发器的特性方程。
6.（9-1中）1n n Q S RQ +=+是________触发器的特性方程，其约束条件为___________。
7.（9-1易）1n n n Q T Q T Q +=+是_____触发器的特征方程。
8. （9-1中）在T 触发器中，若使T=____，则每输入一个CP ，触发器状态就翻转一次，这种具有翻转功能的触发器称为'T 触发器，它的特征方程是________________。
9.（9-1难）我们可以用JK 触发器转换成其他逻辑功能触发器，令 __________________，即转换成T 触发器；令_______________， 即转换为'T 触发器；令________________，即转换成D 触发器。
10.（9-1难）我们可以用D 触发器转换成其他逻辑功能触发器，令 __________________，即转换成T 触发器；令_______________， 即转换为'T 触发器。
11.（9-2易）寄存器存放数据的方式有____________和___________；取出数据的方式有____________和___________。
12.（9-2易）寄存器分为_________寄存器和__________寄存器。
13.（9-2中）双拍工作方式的数码寄存器工作时需_____________。
14.（9-3易）按计数器中各触发器翻转时间可分为_________，________。
15.（9-3中）74LS161是_____（a.同步b.异步）二进制计数器。
它具有_______，________，___________和计数等四种功能。
16.（9-3中）74LS290是_____（a.同步b.异步）非二进制计数器。
17.（9-3中）在计数过程中，利用反馈提供置数信号，使计数器将指定数置入，并由此状态继续计数，可构成N进制计数器，该方法有________置数和________置数两种。
18.（9-3中）将模为M和N的两片计数器________（a.串接b.并接），可扩展成_________进制的计数器。
19.（9-1易）触发器有______个稳定状态，所以也称____________。
20.（9-2中）74LS194是____________寄存器。
二、选择题Q ，称为触发器的（）。
1.（9-1易）Q=1，0A.1态B.0态C.稳态D.暂稳态2．（9-1中）在下列触发器中，有约束条件的是（）。
A.J K触发器B.D触发器C.同步R S触发器D.T触发器3．（9-1易）一个触发器可记录一位二进制代码，它有（）个稳态。
A.0B.1C.2D.34．（9-1易）存储8位二进制信息要（）个触发器。
A.2B.4C.8D.165．（9-1中）对于T触发器，若原态Q n=0，欲使新态Q n+1=1，应使输入T=（）。
A.0B.1C.QD.以上都不对6．（9-1中）对于T触发器，若原态Q n=1，欲使新态Q n+1=1，应使输入T=（）。
A.0B.1C.QD.以上都不对7．（9-1中）对于D 触发器，欲使Q n +1=Q n ，应使输入D =（ ）。
A.0 B.1 C.Q D.Q8．（9-1中）对于J K 触发器（特性方程1n n n Q JQ KQ +=+），若J =K ，则可完成（ ）触发器的逻辑功能。
A.R SB.DC.TD.T ˊ9．（9-1中）欲使J K 触发器（特性方程1n n n Q JQ KQ +=+）按Q n +1=Q n 工作，不可使J K 触发器的输入端（ ）。
A.J =K =1B.J =Q ,K =QC. J =0,K =QD.J =Q ,K =0 10．（9-1中）欲使J K 触发器（特性方程1n n n Q JQ KQ +=+）按Q n +1=Q n 工作，可使J K 触发器的输入端（ ）。
A.J =K =0B. J =1,K =QC.J =K =Q ,D.J =Q ,K =011．（9-1中）欲使J K 触发器（特性方程1n n n Q JQ KQ +=+）按Q n +1=0工作，可使J K 触发器的输入端（ ）。
A.J =K =0B.J =Q ,K =0C.J =Q ,K =1D.J =K =112．（9-1中）欲使J K 触发器（特性方程1n n n Q JQ KQ +=+）按Q n +1=1工作，可使J K 触发器的输入端（ ）。
A.J =K =1B.J =K =0C.J =K =QD. J =Q ,K =0 13．（9-1中）欲使D 触发器按Q n +1=Q n 工作，应使输入D =（ ）。
A.0 B.1 C.Q D.Q14．（9-1中）下列触发器中，不能在C P 上升/下降沿翻转从而克服了空翻现象的是（ ）。
A.边沿D 触发器B.基本R S 触发器C.J K 触发器D.T 触发器15．（9-1中）下列触发器中，没有约束条件的是（ ）。
A.基本R S 触发器 B.主从R S 触发器 C.同步R S 触发器 D.边沿D 触发器16．（9-1易）描述触发器的逻辑功能的方法没有（ ）。
A.状态转换真值表 B.特性方程 C.状态转换图 D.触发脉冲信号17．（9-1难）为实现将J K 触发器转换为D 触发器，应使（ ）。
A.J =D ,K =D B. K =D ,J =D C.J =K =D D.J =K =D 18.（9-1中）D 触发器是一种（ ）稳态电路。
A.无B.单C.双D.多19.（9-2中）实验中用的功能较强的74L S194是（）。
A.右移寄存器B.左移寄存器C.双向移位寄存器D.数码寄存器20.（9-3难）集成同步二进制计数器74LS161不具有______功能。
A．置数B．保持C．清零D．锁存三、判断题1.（9-1易）时序逻辑电路的特点是任何时刻的输出信号仅与电路原来状态有关。
（）2.（9-1易）触发器是数字电路中具有记忆功能的基本逻辑单元。
（）3.（9-1易）触发器输出端有两个稳定状态，即0态和1态。
（）4.（9-1易）触发器也称单稳态触发器。
（）5.（9-1易）触发器的外加输入信号终止后，稳态仍能保持下去。
（）6.（9-3中）74LS163是4位二进制异步计数器。
（）7.（9-1中）边沿触发器的状态变化发生在CP上升沿或下降沿到来时刻，其他时间触发器状态均不变。
（）8.（9-1易）JK触发器属于边沿触发器，CP上升沿或下降沿时有效。
（）9.（9-1中）令J=K=T=1，可将JK触发器转换成T触发器。
（）10.（9-2中）寄存器存放数据的方式只有并行一种。
（）11.（9-2易）寄存器取出数据的方式有并行和串行输出两种。
（）12.（9-3易）计数器可用于累计输入脉冲个数，分频，定时，执行数字运算等，应用广泛。
（）13.（9-3中）74LS161是集成同步二进制计数器。
（）RS 。
（）14.（9-1中）基本RS触发器的约束条件是115.（9-3中）反馈清零法是在计数过程中利用某个中间状态反馈到清零端，迫使计数器返回到0，再重新开始计数。
（）四、简答题1.（9-1易）图示是用与非门组成的基本RS 触发器 试根据其特性表，并写出特性方程和约束条件。
RSn Q1n Q +功能0 0 0 00 1不定 不定不允许0 1 0 1 0 1 0 0 置011 0 0 1 0 1 置11 1 1 1 0 10 1保持2.（9-1中） 用JK 触发器（特性方程1n n n Q JQ KQ +=+）可以转换成其他逻辑功能触发器，适当连接给出的JK 触发器的输入端分别将其转换成：1）.T 触发器（1n n nQ T Q T Q +=+）2）.T ’触发器（1n n Q Q +=） 3）.D 触发器（1n Q D +=）3.（9-1中）写出JK 触发器，T 触发器，T ’触发器，D 触发器的特性方程。
4.（9-3中）同步计数器的同步是指什么？5.（9-3易）将两个二输入与非门的输出接回到对方的输入之一，则可组成什么触发器？试列出其特性表6．（9-1中）基本RS触发器如图所示，试画出Q对应R和S的波形（设Q的初态为0）。
7.（9-1难）同步RS触发器（CP=1时R和S信号有效且等同与基本RS触发器）如图所示，试画出Q对应R和S的波形（设Q的初态为0）。
8.（9-1中）用2个或非门也可以组成基本RS触发器。
1).试画出逻辑电路。
2).试列出其特性表。
9.（9-1中）已知CP、D的波形如图题5-6，试画出高电平有效和上升沿有效D触发器Q的波形（设Q的初态为0）。
10.（9-1难*）设图中的触发器的初态均为0，试画出Q端的波形。
11.（9-1难）设图中的触发器的初态均为0，试画出对应A、B的X、Y的波形。
12.（9-1中）基本RS 触发器的特性方程是：1n n QS RQ +=+，D 触发器的特性方程是1n Q D +=，比较这两个方程，试将基本RS 触发器转换为D 触发器。
13.（9-1中）由或非门组成的基本RS 触发器输入波形如图所试，试画出输出Q 和Q 端的波形。
设触发器的初始状态为Q=0。
14.（9-1难）同步D 触发器（1n QD +=，CP 上升沿有效，CP=1时有效）的输入波形如图所示，试画出输出Q和Q的波形。
设触发器的初始状态为Q=0。
15.（9-1难） TTL边沿JK触发器如图(a)所示，输入CP、J、K端的波形如图(b)所示，试对应画出输出Q和Q端的波形。
设触发器的初始状态为Q=0。
16.（9-1难）电路如图(a)所示，输入CP、A、B的波形如图（b）所示，试画出Q和Q端的输出波形。
设触发器的初始状态为Q=0。
17.（9-1难*）如图所示各边沿D 触发的初始状态都为0，试对应输入CP 波形画出Q 端的输出波形。
18.（9-1难*）如图所示各边沿JK 触发器的初始状态都为1，试对应CP 波形画出Q 端的输出波形（1n n n Q JQ KQ +=+）。