DSP 第二章 C54x结构与工作原理——总线结构和存储器结构 12.3.6
TMS320C54xDSP(精)知识分享
T M S320C54x D S P(精)TMS320C54x DSP CPU与外设第一章综述1 总线结构C54x包括8条16比特宽度的总线，其中：●一条程序总线（PB）●三条数据总线（CB、DB、EB）●四条地址总线（PAB、CAB、DAB、EAB）2CPUC54x的CPU结构包括：●40比特的ALU，其输入来自16比特立即数、16比特来自数据存储器的数据、暂时存储器、T中的16比特数、数据存储器中两个16比特字、数据存储器中32比特字、累加器中40比特字。
●2个40比特的累加器，分为三个部分，保护位（39－32比特）、高位字（31－16比特）、低位字（15－0比特）。
●桶型移位器，可产生0到31比特的左移或0到16比特的右移。
●17×17比特的乘法器●40比特的加法器●比较选择和存储单元CSSU●数据地址产生器DAGEN●程序地址产生器PAGEN3外设C54x包括：●通用I/O引脚，XF和BIO●定时器●PLL时钟产生器●HPI口，8比特或16比特●同步串口●带缓存串口，BSP●多路带缓存串口，McBSP●时分复用串口，TDM●可编程等待状态产生器●可编程bank－switching模块●外部总线接口●IEEE1149.1标准JTAG口第二章存储器一般而言，C54x的存储空间可达192K16比特字，64K程序空间，64K数据空间，64KI/O空间。
依赖其并行的工艺特性和片上RAM双向访问的性能，在一个机器周期内，C54x可以执行4条并行并行存储器操作：取指令，两操作数读，一操作数写。
使用片内存储器有三个优点：高速执行（不需要等待），低开销，低功耗。
1 存储空间分配图（以C549为例）复位后，中断矢量表位于程序区FF80H 位置，可重新定位于程序空间任何一个128字的页面（其地址高9比特即页号由PMST 中IPTR 确定）。
2 程序存储区C54x 有片内ROM 、DARAM 、SARAM ，这些区域可以通过软件配置到程序空间。
'C54x简介_总线_存储器
2016年11月15日
DSP原理及应用
16
第2章 TMS320C54x的硬件结构
1．程序总线PB
主要用来传送取自程序存储器的指令代码和立
即操作数。
PB 总线既可以将程序空间的操作数据 ( 如系数
表)送至数据空间的目标地址中，以实现数据移动，
也可以将程序空间的操作数据传送乘法器和加法器
中，以便执行乘法-累加操作。
2016年11月15日 DSP原理及应用 10
第2章 TMS320C54x的硬件结构
3. 各部分的功能 ⑥ I/O口
’C54x共有两个通用I/O引脚（BIO和XF）。
BIO：主要用来监测外部设备的工作状态；
XF：用来给外部设备发送信号。
’C54x芯片还配有主机接口（HPI）、同步串行 口和64K字I/O空间。
2K
2k 0 10K 0
48K
32K 16K 6K 0
48K
32K 16K 6K 0
2K
2K 0 8K 24K
16K
16K 0 8K 24K
4K
4K 4K 16K 0
16K
16K 0 8K 56K
16K
16K 0 64K 64K
0
0 0 32K 168K
2016年11月15日
DSP原理及应用
23
第2章 TMS320C54x的硬件结构
HPI和串行口可以通过设置，用作通用I/O。
64K字的I/O空间可通过外加缓冲器或锁存电路，
配合外部I/O读写控制时序构成片外外设的控制电路。
2016年11月15日 DSP原理及应用 11
第2章 TMS320C54x的硬件结构
3. 各部分的功能 ⑦ 串行口
2 C54的硬件结构
当SXM=0时，39~32位和15~0位用0填充；
当SXM=1时， 39~32位扩展为符号位， 15~0位置0 。 (4) ALU的输出 ALU的输出为40位运算结果，通常被送至累加器 A或B。
2018年11月6日 DSP原理及应用 11
第2章 TMS320C54x的硬件结构
2．溢出处理 当运算结果发生溢出时： ALU的饱和逻辑可以对运算结果进行溢出处理。
DSP原理及应用 7
2018年11月6日
第2章 TMS320C54x的硬件结构
2.3.1 算术逻辑运算单元ALU
’C54x 使用 40 位的算术逻辑运算单元和 2 个 40 位
累加器，可完成宽范围的算术逻辑运算。 ’ C54x 的大多数算术逻辑运算指令都是单周期 指令，其运算结果通常自动送入目的累加器 A 或 B。 但在执行存储器到存储器的算术逻辑运算指令时（如
2.1内容提要
TMS320C5000系列DSP芯片包括TMS320C54x和 TMS320C55x 两大类。这两大类芯片软件完全兼容，
区别在于TMS320C55x功耗更低、性能更高。
本章主要介绍TMS320C54x芯片的硬件结构，重
点对芯片的引脚功能、CPU结构、内部存储器、片
内外设电路、系统控制以及内外部总线进行了讨论。
DB15~DB0 A B MUX 符号控制 符号控制SC SC 移位寄存器 移位寄存器 (-16~31) (-16~31) SXM T ASM(4~0) 指令寄存器 立即数 -16~15 0~15 CB15~CB0
用于对输入数据进 行符号位扩展。
③ 移位寄存器 用来对输入的数据 进行定标和移位。 ④ 写选择电路 用来选择最高有效 字和最低有效字。
2018年11月6日 DSP原理及应用 12
数字信号处理器原理及应用第二章 C5000 DSP硬件结构
C54X可访问的存储器空间最大可为 192Kx16-bit（64K程序存储器，64K数 据存储器和64K I/O存储器） 支持单指令循环和块循环 软件可编程等待状态发生器和可编程的 存储单元转换
’ C54X的结构特点（续3）
连接内部振荡器或外部时钟源的锁相环 （PLL）发生器 支持8-或16-bit传送的全双工串口 时分多路（TDM）串口 缓冲串口（BSP） McBSPs串口 8/16-bit并行主机接口（HPI） 一个16-bit定时器
’ C54X的结构特点（续1）
可用来进行非流水单周期乘/加（MAC） 运算 比较、选择和存储单元（CSSU）用于 Viterbi运算器的加/比较选择 指数编码器在一个周期里计算一个40-bit 累加器值的指数值 两个地址发生器中有八个辅助寄存器和 两个辅助寄存器算术单元（ARAUS）
’ C54X的结构特点（续2）
’ C54X的结构特点（续4）
外部I/O（XIO）关闭控制，禁止外部数 据、地址和控制信号 片内基于扫描的仿真逻辑，JTAG边界扫 描逻辑（IEEE1149.1） 单周期定点指令执行时间10-25ns
二、TMS320C542功能框图
三、TMS320C54x内部硬件框图(1)
TMS320C54x内部硬件框图(2)
六、CPU状态和控制寄存器
’ C54x有三个状态和控制寄存器，它们分别为：
状态寄存器ST0，状态寄存器ST1和处理器方 式状态寄存器PMST。ST0和ST1包括了各种条 件和方式的状态，PMST包括了存储器配置状 态和控制信息。
ST0
ST1
PMST
DSP技术及应用 第2章
2. (1) 具有192K字的可寻址空间： 64K字的程序空间， 64K 字的数据空间和64K字的I/O空间， 有的芯片内还具有多达 256K~8M (2) 片内存储器的结构和容量可根据芯片的型号有所不同。
3. (1) (2) (3) 片内的锁相环(PLL)时钟发生器， 可采用内部振荡器
(4) 外部总线关断控制电路可用来断开外部数据总线、 地 址总线和控制信号。
C54x的硬件结构基本上可分为三大块, (1) CPU部分包括算术逻辑单元、 累加器、 乘法器/加法 器、 桶形移位寄存器、 指数编码器、比较选择存储单元及各 种专门用途的寄存器、 地址生成器、 内部总线等。
(2) 存储器部分包括片内程序ROM、 片内单访问数据 RAM(SARAM)、 片内双访问数据RAM(DARAM)及外接存储
在C54x DSP中， 根据存储内容的需要， 可将片内ROM 和RAM存储器安排(也称映射)到程序存储器空间或数据存储器 空间。 一般将ROM映射到程序存储器空间， 也可以将其某段 存储器映射到数据存储器空间。
C54x有一个处理器模式寄存器(Processor Mode Status Register， PMST)， 如图2.2所示， 其中有3个状态位(MP/MC 位、 OVLY位和DROM位)可以很方便地“使能”或“禁止” 片内存储器在程序和数据空间之间的映射。
(3) 可控制禁止CLKOUT信号。
8. 具有符合IEEE 1149.1标准的片内仿真接口， 可与主机连 接， 用于系统芯片的开发与应用。
2.2 总 线 结
C54x片内有8条16位总线： 1条程序总线、 3条数据总线 和4条地址总线, 这些总线的功能如下：
(1) 1条程序总线(PB)传送取自程序存储器的指令代码和立 即操作数。
DSP原理及应用第二章DSP的硬件结构总结(精).doc
DSP原理及应用第二章DSP的硬件结构总结(精)【例2.4.1】累加器A=FF01234567H，执行带移位的STH 和STL指令后，求暂存器T和A的内容。
2.4.3桶形移位寄存器:TMS320C54x的40位桶形移位寄存器主要用于累加器或数据区操作数的定标。
它能将输入数据进行0~31位的左移和0~16位的右移。
所移动的位数可由ST1中的ASM或被指定的暂存器T决定。
1.组成框图①多路选择器MUX:用来选择输入数据。
②符号控制SC:用于对输入数据进行符号位扩展。
③移位寄存器:用来对输入的数据进行定标和移位④写选择电路:用来选择最高有效字和最低有效字。
2．桶形移位寄存器的输入通过多路选择器MUX来选择输入信号。
①取自DB数据总线的16位输入数据；②取自DB和CB扩展数据总线的32位输入数据；③来自累加器A或B的40位输入数据。
3．桶形移位寄存器的输出①输出至ALU的一个输入端；②经写MSW/LSW选择电路输出至EB总线。
4．桶形移位寄存器的功能主要用于格式化操作，为输入的数据定标。
①在进行ALU运算之前，对输入数据进行数据定标；②对累加器进行算术或逻辑移位；③对累加器进行归一化处理；④在累加器的内容存入数据存储器之前，对存储数据进行定标。
2.4.5比较、选择和存储单元CSSUCSSU单元主要完成累加器的高阶位与低阶位之间最大值的比较，即选择累加器中较大的字，并存储在数据存储器中。
工作过程：①比较电路COMP将累加器A或B的高阶位与低阶位进行比较；②比较结果分别送入TRN和TC中，记录比较结果以便程序调试；③比较结果输出至写选择电路，选择较大的数据；④将选择的数据通过总线EB存入指定的存储单元。
例如，CMPS指令可以对累加器的高阶位和低阶位进行比较，并选择较大的数存放在指令所指定的存储单元中。
指令格式：CMPSA，*AR1功能：对累加器A的高16位字（AH）和低16位字（AL）进行比较，若AH>AL，则AH→*AR1，TRN左移1位，0→TRN(0，0→TC；若AH，则AL→*AR1，TRN 左移1位，1→TRN(0，1→TC。
DSP原理及应用 第二章
X
2.2 TMS320C54x的总线结构 的总线结构 2．数据总线CB 、DB和EB 数据总线CB DB和 3条数据总线分别与不同功能的内部单元相连接。 条数据总线分别与不同功能的内部单元相连接。 如 ： CPU 、 程序地址 产生逻辑 PAGEN、 数据地址 CPU、 程序地址产生逻辑 产生逻辑PAGEN 、 产生逻辑 DAGEN、片内外设和数据存储器等。 DAGEN、片内外设和数据存储器等。 CB和DB用来传送从数据存储器读出的数据； CB和DB用来传送从数据存储器读出的数据 用来传送从数据存储器读出的数据； EB用来传送写入存储器的数据。 EB用来传送写入存储器的数据 用来传送写入存储器的数据。 3．地址总线PAB、CAB、DAB和EAB 地址总线PAB、CAB、DAB和 用来提供执行指令所需的地址。 用来提供执行指令所需的地址。
2011-3-31 22:22
第2页
X
2.1 TMS320C54x的特点和硬件组成框图 TMS320C54x的特点和硬件组成框图
TMS320 54x 简称C54x TMS320C54x（简称C54x）是TI公司为实现 320C TI公司为实现 低功耗、高速实时信号处理而专门设计的 位定点 低功耗、高速实时信号处理而专门设计的16位定点 而专门设计的16 数字信号处理器，采用改进的哈佛结构，具有高度 数字信号处理器，采用改进的哈佛结构 具有高度 哈佛结构， 的操作灵活性和运行速度， 的操作灵活性和运行速度，适应于远程通信等实时 嵌入式应用的需要，现已广泛地应用于无线电通信 嵌入式应用的需要， 系统中。 系统中。
第 13 页
2011-3-31 22:22
X
2.2 TMS320C54x的总线结构 的总线结构 1．程序总线PB 程序总线PB 主要用来传送取自程序存储器的指令代码和立即 操作数。 操作数。 PB总线既可以将程序空间的操作数据(如系数表) PB总线既可以将程序空间的操作数据 如系数表) 总线既可以将程序空间的操作数据( 送至数据空间的目标地址中，以实现数据移动， 送至数据空间的目标地址中，以实现数据移动，也可 以将程序空间的操作数据传送乘法器和加法器中， 以将程序空间的操作数据传送乘法器和加法器中，以 便执行乘法-累加操作。 便执行乘法-累加操作。
第2章 TMS320C54x数字信号处理器硬件结构
1DH
1EH 24H 25H 26H 28H 29H 2BH 2CH 30H 31H
处理器方式状态寄存器
扩展程序计数器 定时器0寄存器 定时器0周期寄存器 定时器0控制寄存器 软件等待状态寄存器 分区转换控制寄存器 软件等待状态控制寄存器 主机接口控制寄存器 定时器1寄存器 定时器1周期寄存器
TCR1
说明
AH BH CH DH EH FH 10H～17H
SP
BK BRC RSA
18H
19H 1AH 1BH
堆栈指针
循环缓冲大小 块重复计数器 块重复起始地址寄存器
名称 REA
地址 1CH
说明 块重复终止地址寄存器
PMST
XPC TIM PRD TCR SWWSR BSCR SWCR HPIC TIM1 PRD1
图2-7 比较、选择和存储单元 （CSSU）功能框图
图2-8 Viterbi算法示意图
5．指数编码器
• 指数编码器用于支持单周期指令EXP 的专用硬件。在EXP指令中，累加器 中的指数值能以二进制补码的形式（8~31）存储在T寄存器中。指数值定 义为前面的冗余位数减8的差值，即累 加器中为消除非有效符号位所需移动 的位数。当累加器中的值超过32位时， 指数为负值。
15～13
12
11
10
9
8～0
ARP
TC
C
OVA
OVB
DP
图2-9 状态寄存器ST0位结构
表2-2 状态寄存器ST0
15
BRAF
14 CPL
13 XF
12 HM
第2章 TMS320C54x的结构原理
• • • • • • 2.1 2.2 2.3 2.4 2.5 2.6 TMS320C54x的内部结构及主要特征 总线结构 存储器系统 中央处理单元（CPU） 片内外设 JTAG接口
第2章 TMS320C54x数字信号处理器硬件结构汇总
对片内各功能模块管理，控制，监视等。
MMR←→26个16bit寄存器 包含：上述寄存器；累加器A，B；寄存器T 中断标志（屏蔽）寄存器等。
4.存储空间→存储指令数据
数据，程序，I/O空间 片内和片外
5.片内外围电路——串口，HPI，通用I/O等。
2.2 TMS320C54x的总线结构
●地址总线 传送
12
11
10
TC
C
OVA
13
12
11
10
XF
HM
INT
0
M
9 OVB
9
8
7
OV
SXM
C16
M
▲符号扩展位SXM﹕ 清“0”——高位添“0” 置“1”——符号扩展
例：来自DB的16 bit操作数 扩展
40bit ALU输入
▲双字/双精度方式位C16﹕ 置“1”——ALU双精度（32bit）运算 置“0”——ALU双16位运算
10
9
8
7
6
5
4～0
XF
HM
INTM
0
OVM SXM
C16
FRCT
CMP
ASM
T
△小数方式位FRCT 置“1”——乘法结果左移1位（消除多余符号位）
△溢出标志位（OVA/OVB） 发生溢出—— OVA/OVB置“1”
△溢出方式位OVM﹕ 置“0”——ALU运算结果
累加器（A/B）
置“1”
正向溢出，00 7FFF FFFFH 负向溢出，FF 8000 0000H
累加器（A/B）——乘累加运算 “0”——乘法器功能
输出——零检测器，舍入器，溢出饱和逻辑—累加器（A/B）
DSP应用技术第2章 TMS320C54xTM DSP硬件结构
66
3.3
HPI 1 SW /PLL 15 66
3.3
H PI 1 SW /PLL 12.5 80
3.3
H PI 1 SW /PLL 12.5 80
第2章 TMS320C54xTM DSP硬件结构
表2.1 C54x DSP芯片的主要特征
TM S320VC549-100
32K 16K 64K/8M 3!*
40位 累 加 器 A 40位 累 加 器 B
寻址单元
8个 辅 助 寄 存 器 ， 2个 寻 址 单 元
DMA Ch 0 Ch 1 Ch 2 Ch 3 Ch 4 Ch 5
电源管理
图2.1 C54x DSP方框图
JT AG 仿真控制
缓冲串口 定时器
时分复用串口 标准串口
主机接口
多通道缓冲串口
锁相环时钟发生器 软件等待
O /Z
对 数 据 空 间 片 外 访 问 时 为 低 ， 否 则 为 高 ，OF F = 0 时 为 高 阻
PS
O /Z
对 程 序 空 间 片 外 访 问 时 为 低 ， 否 则 为 高 ，OF F = 0 时 为 高 阻
IS
O /Z
对 I /O 空 间 片 外 访 问 时 为 低 ， 否 则 为 高 ，OF F = 0 时 为 高 阻
状态发生器
第2章 TMS320C54xTM DSP硬件结构
C54x DSP系列芯片种类很多，但体系结构基本一致。不同 型号的C54x DSP芯片CPU结构与功能完全相同，其差异主要体 现在存储器容量、片内外设、供电电压、速度以及封装上。表 2.1列出了不同型号C54x DSP系列芯片的主要特征。其中，“*” 表示该芯片有1个时分复用串口(TDM)，“！”表示有1个缓冲 串口(BSP)(C548/9有2个)，“？”代表多通道缓冲串口(MCBSP)， “#”代表不同的锁相环(PLL)选项，“ξ”表示每个核有6通道直 接存储器访问(DMA)器件。