【CN110069443A】一种基于FPGA控制的UFS存储阵列系统及数据传输方法【专利】
【CN110069360A】一种电机控制器数据的存储、读取方法及装置【专利】
(19)中华人民共和国国家知识产权局(12)发明专利申请(10)申请公布号 (43)申请公布日 (21)申请号 201910324518.3(22)申请日 2019.04.22(71)申请人 重庆长安新能源汽车科技有限公司地址 401133 重庆市江北区鱼嘴镇永和路39号2屋208室
(72)发明人 陈健 谢奇 杜长虹 马永泉 彭志远 周洪波
(74)专利代理机构 北京信远达知识产权代理有限公司 11304代理人 魏晓波
(51)Int.Cl.G06F 11/10(2006.01)
G06F 11/14(2006.01)
(54)发明名称一种电机控制器数据的存储、读取方法及装置(57)摘要本申请公开了一种电机控制器数据的存储、读取方法及装置，包括S11依据数据读取请求，判断当前存储区域内的当前读取地址是否在允许范围内；S12若是则读取与当前读取地址对应的索引数据；S13校验索引数据是否有效；S14若否则将当前存储区域的下一存储区域作为新的当前存储区域，返回S11；S15若是则利用索引数据得到目标存储地址；S16判断目标存储地址是否在预设的允许范围内；S17若是则读取目标存储地址中存储的最新写入的目标数据；S18若否则将当前存储区域的下一存储地址作为新的目标存储地址，返回S16，直至当前存储区域的存储地址均不在允许范围内则返回S11；本申请多个存储区域提高数据存储的可靠性，通过存储区域的索引数据能够更快找到有效存储地址。
权利要求书2页 说明书8页 附图3页CN 110069360 A2019.07.30
CN 110069360 A1.一种电机控制器数据的读取方法，其特征在于，包括：S11：依据数据读取请求，判断当前存储区域内的当前读取地址是否在预设的允许范围内；其中，初始默认选择主存储区域为当前存储区域，当前存储区域的首地址为当前读取地址；S12：若是，则读取与当前读取地址对应的索引数据；S13：校验所述索引数据是否有效；S14：若否，则将当前存储区域的下一存储区域作为新的当前存储区域，返回S11；S15：若是，则利用所述索引数据得到目标存储地址；S16：判断所述目标存储地址是否在所述允许范围内；S17：若是，则读取所述目标存储地址中存储的最新写入的目标数据；S18：若否，则将当前存储区域的下一存储地址作为新的所述目标存储地址，返回S16，直至当前存储区域的存储地址均不在所述允许范围内，则返回S11返回S11。2.根据权利要求1所述的电机控制器数据的读取方法，其特征在于，所述读取所述目标存储地址中存储的最新写入的数据的过程，包括：对所述目标数据进行校验，判断所述目标数据是否通过校验；若否，则将所述目标存储地址的读取错误次数加1，并将所述目标存储地址的下一存储地址作为新的目标存储地址返回S16；若是，则清空所述目标存储地址的读取错误次数，读取所述目标存储地址中存储的最新写入的数据。3.根据权利要求2所述的电机控制器数据的读取方法，其特征在于，所述对所述目标数据进行校验，判断所述目标数据是否通过校验的过程，包括：对所述目标数据进行CRC校验，判断所述目标数据是否通过CRC校验。4.根据权利要求1所述的电机控制器数据的读取方法，其特征在于，所述校验所述索引数据是否有效的过程，包括：对所述索引数据进行CRC校验，判断所述索引数据是否有效。5.根据权利要求1至4任一项所述的电机控制器数据的读取方法，其特征在于，所述判断当前存储区域内的当前读取地址是否在预设的允许范围之后，还包括：若当前存储区域内的全部读取地址均不在所述允许范围，则设置故障标识，并终止读取数据。6.一种电机控制器数据的存储方法，其特征在于，包括：S21：判断是否存在故障标识；S22：若否，则利用索引数据中记载的上一次存储地址，计算出本次的目标存储地址；S23：若是，则初始化存储地址，选择默认存储地址为所述目标存储地址；S24：判断所述目标存储地址的读取错误次数是否超过预设的阈值；S25：若是，则将所述目标存储地址的下一个存储地址作为所述目标存储地址，返回S24；S26：若否，则将待保存数据存储至所述目标存储地址，同时更新与所述目标存储地址对应的索引数据。7.根据权利要求5所述的电机控制器数据的存储方法，其特征在于，所述判断所述目标
【CN209591533U】一种基于FPGA的NORFlash测试系统【专利】
(19)中华人民共和国国家知识产权局(12)实用新型专利(10)授权公告号 (45)授权公告日 (21)申请号 201920199316.6(22)申请日 2019.02.14(73)专利权人 普联技术有限公司地址 518000 广东省深圳市南山区深南路科技园工业厂房24栋南段1层、3-5层、28栋北段1-4层(72)发明人 杨航 (74)专利代理机构 广州三环专利商标代理有限公司 44202代理人 麦小婵 郝传鑫(51)Int.Cl.G11C 29/56(2006.01)(54)实用新型名称一种基于FPGA的NOR Flash测试系统(57)摘要本实用新型涉及闪存技术领域，公开了一种基于FPGA的NOR Flash测试系统，包括FPGA主控板和设于老化箱内的底座板，底座板上设有NOR Flash存储器，FPGA主控板上设有FPGA芯片；FPGA 芯片设有用于选通NOR Flash存储器的控制端，其与NOR Flash存储器的片选信号端连接；FPGA 芯片还设有用于读取NOR Flash存储器中的数据的数据信号端，其与NOR Flash存储器的数据信号端连接，使得能够通过F PG A芯片读取NOR Flash存储器中当前的数据，并与存储器中的初始数据进行比较，以识别出NOR Flash存储器在高低温的条件下的数据保持能力，实现了对NorFlash存储器的测试。
权利要求书1页 说明书7页 附图2页CN 209591533 U 2019.11.05C N 209591533U权 利 要 求 书1/1页CN 209591533 U1.一种基于FPGA的NOR Flash测试系统，其特征在于，包括FPGA主控板和设于老化箱内的底座板，所述底座板上设有NOR Flash存储器，所述FPGA主控板上设有用于识别所述NOR Flash存储器的数据保持能力的FPGA芯片；所述FPGA芯片设有用于选通所述NOR Flash存储器的控制端，所述FPGA芯片的控制端与所述NOR Flash存储器的片选信号端连接；所述FPGA 芯片还设有用于读取所述NOR Flash存储器中的数据的数据信号端，所述FPGA芯片的数据信号端与所述NOR Flash存储器的数据信号端连接。
【CN110086659A】一种FPGA配置文件的安全更新系统与方法【专利】
(19)中华人民共和国国家知识产权局(12)发明专利申请(10)申请公布号 (43)申请公布日 (21)申请号 201910293622.0(22)申请日 2019.04.12(71)申请人 苏州浪潮智能科技有限公司地址 215100 江苏省苏州市吴中区吴中经济开发区郭巷街道官浦路1号9幢(72)发明人 苏振宇 (74)专利代理机构 济南诚智商标专利事务所有限公司 37105代理人 李修杰(51)Int.Cl.H04L 12/24(2006.01)H04L 9/32(2006.01)H04L 9/08(2006.01)H04L 29/06(2006.01)(54)发明名称一种FPGA配置文件的安全更新系统与方法(57)摘要本发明提供了一种FPGA配置文件的安全更新系统与方法，应用于信息安全领域的服务器中，服务器厂商在发行新的FPGA配置文件时，首先利用RSA算法和SHA -256算法对配置文件进行数字签名，防止其被非法篡改。
服务器用户端在更新FPGA配置文件之前，利用RSA算法和SHA -256算法对配置文件的完整性和合法性进行验证，只有通过验证后才能确保配置文件是完整和合法的，之后才能进行更新操作，通过该系统可以确保FPGA更新过程中配置文件的完整性和合法性。
本发明可确保服务器厂商发行的FPGA配置文件的完整性和合法性，由于只有配置文件通过用户端的验证后才能允许进行更新操作，可有效保护FPGA的安全性。
权利要求书2页 说明书5页 附图2页CN 110086659 A 2019.08.02C N 110086659A权 利 要 求 书1/2页CN 110086659 A1.一种FPGA配置文件的安全更新系统，其特征在于，所述系统包括：服务器厂商端设置签名模块，用户端设置验证模块和更新模块；所述签名模块用于通过RSA算法和SHA-256算法对FPGA配置文件进行签名；所述验证模块用于通过RSA算法和SHA-256算法对用户端接收到的FPGA配置文件的完整性和合法性进行验证，并输出验证结果；所述更新模块用于根据验证结果决定是否为用户提供配置文件更新的操作接口；所述签名模块与验证模块之间通过传输通道进行FPGA配置文件相关数据的传输。
【CN110069395A】一种模拟异步接口的方法、装置、存储介质及计算机设备【专利】
(19)中华人民共和国国家知识产权局(12)发明专利申请(10)申请公布号 (43)申请公布日 (21)申请号 201910185084.3(22)申请日 2019.03.12(71)申请人 平安科技（深圳）有限公司地址 518000 广东省深圳市福田街道福安社区益田路5033号平安金融中心23楼(72)发明人 杨雨晨 (74)专利代理机构 北京中强智尚知识产权代理有限公司 11448代理人 黄耀威(51)Int.Cl.G06F 11/36(2006.01)(54)发明名称一种模拟异步接口的方法、装置、存储介质及计算机设备(57)摘要本发明提供了一种模拟异步接口的方法、装置、存储介质及计算机设备，其中，该方法包括：拦截请求地址与异步接口地址相匹配的有效调用请求，异步接口地址为预设的异步模拟接口的地址；根据有效调用请求向有效调用请求的发送方返回同步响应；确定回调接口地址，并确定回调参数；在满足回调请求的条件时，将回调参数发送至回调接口地址，该回调接口地址用于向所述有效调用请求的发送方发送异步响应。
该方法持异步接口的MOCK，适应于异步测试的场景，可以提升在含有异步测试的集成测试中的效率；还可以前置集成测试中的风险，早日发现解决，在正式联调中避免数据浪费、不必要的资源、人力耗费，可以降低成本。
权利要求书2页 说明书10页 附图3页CN 110069395 A 2019.07.30C N 110069395A权 利 要 求 书1/2页CN 110069395 A1.一种模拟异步接口的方法，其特征在于，包括：当接收到调用请求时，获取所述调用请求的请求地址；拦截请求地址与异步接口地址相匹配的有效调用请求，所述异步接口地址为预设的异步模拟接口的地址；根据所述有效调用请求向所述有效调用请求的发送方返回同步响应；确定与所述有效调用请求相对应的、用于异步响应的回调接口地址，并确定异步响应时的回调参数；在满足回调请求的条件时，将所述回调参数发送至所述回调接口地址，所述回调接口地址用于向所述有效调用请求的发送方发送异步响应。
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(19)中华人民共和国国家知识产权局
(12)发明专利申请
(10)申请公布号 (43)申请公布日 (21)申请号 201910366882.6
(22)申请日 2019.05.05
(71)申请人 山东浪潮人工智能研究院有限公司
地址 250100 山东省济南市高新区浪潮路
1036号浪潮科技园S05楼北六层
(72)发明人 赵鑫鑫 姜凯 李朋
(74)专利代理机构 济南信达专利事务所有限公
司 37100
代理人 姜明
(51)Int.Cl.
G06F 15/78(2006.01)
G06F 13/12(2006.01)
G06F 13/16(2006.01)
(54)发明名称
一种基于FPGA控制的UFS存储阵列系统及数
据传输方法
(57)摘要
本发明涉及存储器设计领域，具体提供了一
种基于FPGA控制的UFS存储阵列系统及数据传输
方法。
该系统由usb type c接口、若干UFS存储芯
片和FPGA组成，FPGA上设置有雷电3 slave模块、
雷电3 master模块、MicroBlaze软核模块、地址
映射模块、数据通道模块、写通道ddr控制器模块
和读通道ddr控制器模块，基于该系统实现了数
据传输方法。
与现有技术相比，本发明的一种基
于FPGA控制的UFS存储阵列系统，利用UFS芯片的
全双工的特点，结合读写双路DDR通道和全双工
工作状态的雷电3接口，实现存储阵列的全双工
功能，使存储阵列适应现代操作系统频繁读写的
特性，
具有良好的推广价值。
权利要求书2页 说明书4页 附图2页CN 110069443 A 2019.07.30
C N 110069443
A
权 利 要 求 书1/2页CN 110069443 A
1.一种基于FPGA控制的UFS存储阵列系统，其特征在于，
该系统由usb type c接口、若干UFS存储芯片和FPGA组成，FPGA上设置有雷电3 slave 模块、雷电3 master模块、MicroBlaze软核模块、地址映射模块、数据通道模块、写通道ddr 控制器模块和读通道ddr控制器模块；
usb type c接口用于连接上位机，上位机将数据的读写擦命令通过GHT接口传送给雷电3 slave模块，雷电3 slave模块用于将接收到的命令传送给MicroBlaze软核模块，MicroBlaze软核模块用于将上位机发送的命令转换成自定义指令后下发给地址映射模块，同时也完成将FPGA侧的工作状态反馈给上位机的任务；
地址映射模块用于接收MicroBlaze软核模块下发的命令，完成指令中阵列地址到底层各UFS存储芯片逻辑block地址的映射，之后地址映射模块将命令传送给数据通道模块；数据通道模块用于对数据进行整形，整形后的数据通过HP接口和若干UFS存储芯片进行数据的交互，写通道ddr控制器模块和读通道ddr控制器模块分别用于执行写操作和读操作。
2.根据权利要求1所述的一种基于FPGA控制的UFS存储阵列系统，其特征在于所述写通道ddr控制器模块和读通道ddr控制器模块内部都由Xilinx DDR4 IP核和IP核控制逻辑组成，IP核控制逻辑通过AXI总线接口与Xilinx DDR4 IP核通信。
3.根据权利要求2所述的一种基于FPGA控制的UFS存储阵列系统，其特征在于该系统还包括多个内存颗粒。
4.根据权利要求3所述的一种基于FPGA控制的UFS存储阵列系统，其特征在于所述的多个内存颗粒为多个DDR4内存颗粒。
5.根据权利要求4所述的一种基于FPGA控制的UFS存储阵列系统，其特征在于所述多个DDR4内存颗粒通过HP接口与Xilinx DDR4 IP核连接。
6.根据权利要求5所述的一种基于FPGA控制的UFS存储阵列系统，其特征在于所述UFS 存储芯片以1xN的阵列形式排列，N为大于等于2小于等于8的整数，且UFS存储芯片符合UFS2.1协议。
7.一种基于FPGA控制的UFS存储阵列数据传输方法，其特征在于，
用usb type c接口连接上位机，接收上位机传输读写擦命令；
当上位机发送读命令时，首先，读命令通过GTH接口到达雷电3 slave模块，雷电3 slave模块接收命令将命令传送给MicroBlaze软核模块，MicroBlaze软核模块经地址映射模块将命令传送给数据通道模块，数据通道模块读取命令，把要读取的数据通过HP接口在UFS存储芯片中找到；然后，在UFS存储芯片中找到的要读取的数据返回数据通道模块，此数据进入读通道ddr控制器模块中，读通道ddr控制器模块将数据发送给雷电3master模块，雷电3master模块反馈给上位机，完成读命令；
当发送写命令时，写命令通过GTH接口传送给雷电3 slave模块，雷电3 slave模块接收命令将此命令传送给MicroBlaze软核模块，MicroBlaze软核模块经地址映射模块将命令传送给数据通道模块，数据通道模块读取命令，找到存储合适的UFS存储芯片；该命令返回数据通道模块到地址映射模块再到MicroBlaze软核模块，MicroBlaze软核模块将命令传送到到雷电3 slave模块，雷电3 slave模块接收到命令执行操作，将要写的数据输入写通道ddr 控制器模块，此数据由写通道ddr控制器模块再到数据通道模块，数据通道模块将发送的数据分割后顺序分配给找到的储存合适的UFS存储芯片中写入，完成写命令；
2。