CMOS两级运放的设计

CMOS两级运放的设计

李 琪 包盼盼 徐学成

（重庆邮电大学 光电工程学院 重庆 400065）

摘 要： 根据运算放大器的设计要求（增益、相位欲度、共模抑制比、转换速率等），运用CMOS 单级运放的基础知识和频率补偿的相关理论，结合LEVEL ONE 模型估算参数，分析各个参数之间的折衷关系及性能参数。通过仿真和手算的方法设计出器件的几何尺寸，并且通过pspice 软件得到仿真结果。

关键词： CMOS ；两级运算放大器；弥勒补偿；pspice 仿真

中图分类号：TN432 文献标识码：A 文章编号：1671－7597（2011）0610067－01

0 引言

2 电路参数设计

单级放大器中由输出管产生的小信号电流直接流过输出阻抗，因此单为了得到60度得相位余度要求零点在10DB

以外， 所以取 级电路增益被抑制在放大管的跨导与输出阻抗的乘积。在单级放大器中， 。 取 为35uA 。因 增益是与输出摆幅是相矛盾的，为了缓解这种矛盾引进了两级运放，两级在相同的过驱动电压 情况下，流过MN3的电流应该大于流过MP6电流的运放可以同时实现高增益和较大的输出摆幅。在两极运放中将这两点各在10倍，可以取In3=200uA ，过驱动电压是一个很重要的设计参数，在本设不同级实现，如本文讨论的两级运放，大的增益靠第一级与第二级相级联计中为了体现出跨导的倍数关系各个性能的优化，设计过驱动电压为

而组成，而大的输出电压范围靠第二级这个共源放大器来获得。

1 设计指标及电路

扫描的方式通过仿真软件确定。各管尺寸和电流总结如下表：

1.1 设计指标

表1 各管尺寸和电流汇总

电路的负载电容CL=5pF ；输入共模电压最小可以为0V ；电压源VCC=2.7V ；相位欲度大于60度；增益大于80DB ；转换速率大于15V/us ；输出摆幅为0.3～2.4V ；共模抑制比CMRR ≥85DB ；单位增益带宽GB ≥20Mhz ；功耗尽可能的低；电源抑制比PSRR ≥80DB 。

1.2 电路设计

运算放大器中第一级的增益需要尽量的做大，第二级是由PMOS 构成电流源负载的共源放大器，实现较大的输出摆幅。基于上述的设计指标，选 3 仿真结果

择P 管做第一级的差分输入对管。根据上述分析选择了图1所示的电路结构。该运算放大器是由两个单级运算放大器构成：差分输入级采用PMOS 输根据表1的设计参数，通过PSPICE 仿真结果如下：

入对管，NMOS 电流镜负载管，理想电流源（可以由带隙基准电路实现）为表2 仿真结果及设计指标

电路提供偏置。电容Cs 和MP7构成频率补偿电路，连接在共源级的输入输出之间作为弥勒补偿。

1.3 电路结构性能分析

4 总结

根据相位欲度为60度，零点大于10GB 可以推导出Cc>0.22CL 。

本文基于设计的要求，选择电路结构，分析电路性能参数，用恒流源做偏置电路，通过PSPICE 对运放进行仿真，仿真结果表明所有的参数都达到设计的要求。

参考文献：

[1]BehzadRazavi ， Design of Analog CMOS Integrated Circuits ， The McGraw-Hill Companies ， Inc. 2001.

[2]D.P.Foty MOSFET “Modeling with SPICE.” Upper Saddle River NJ ： Prentice-Hall ， 1997.

作者简介：

李琪（1989-），女，汉族，重庆人，本科在读，就读于重庆邮电大学光图1

电工程学院微电子专业。

0.2v 。