复旦微电子-数字电路-第5章 异步时序电路-PPT文档资料
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02-PPT——时序逻辑电路的时序
tpcq = 50 PS 'hold = 70 PS
tpd = 35 ps, J = 25 ps
求组合逻辑电路:
；'cd = 确定系统最小时钟周期（建立时间约束）:
；fc =
保持时间约束: 'ccq + 'cd > 'hold
时序分析
在最短路径上加缓冲器
时间特征:
tccq = 30 Ps, tpcq = 50 Ps
'setup— 60 ps
， 每个逻辑门：
'hold = 70 PS
tpd = 35 Ps, 'cd = 25 ps
求组合逻辑电路: tpd|=35*3=l05psl ； tcd|=25*2 = 50ps
确定系统最小时钟周期（建立时间约束）： Tc — 'pcq id + 'setup = 50+105+60 — 215ps ；
-时钟周期取决于从寄存器R1通过组 合逻辑到寄存器R2的最大延迟
Tc > tpcq + tpd + 'setup
三 tpd
Tc - (tpcq +
') setup
保持时间约束
CLK R1
CLK 组合逻辑 户-&卄
R2
D
唧.•是寄存器R1 的最小延迟;
• ted：是组合逻辑
的最小延迟；
t ccq *hold M
fc = 1/ Tc = 4.65G
保持时间约束: 'ccq +U|d^3 'hold
30ps+50ps > thold
• D2作为寄存器R2的输入，必须在 时 钟沿上升之前的建立时间tsetup保 持 稳定；
电子电路辅导课件2-6(时序电路)
同步时序电路的时 钟方程可省去不写。
写 方 程 式
输出方程：
Y Q Q
n 1
n 2
输出仅与电路现态有关， 为穆尔型时序电路。
J 2 Q1n n 驱动方程： J1 Q0 n J 0 Q2
K 2 Q1n K1 Q0n K0 Q
n 2
3
2
求状态方程
JK触发器的特性方程：
26
2.常用的集成计数器
Q0 Q1 Q2 Q 3
1）4位集成二进制同 步加法计数器 74LS161/163
CTT CTP CP 74LS161
CO LD
CR D0
D1 D 2 D3
②CR=1、LD=0时同步置数。 ①CR=0时异步清零。 ③CR=LD=1且CPT=CPP=1时，按照4位自然二进制码进行 同步二进制计数。 ④CR=LD=1且CPT· P=0时，计数器状态保持不变。 CP
Q
n 1
JQ KQ
n
n
将各触发器的驱动方程代入，即得电路的状态方程：
n n n Q2 1 J 2Q2n K 2Q2 Q1nQ2n Q1nQ2 Q1n n 1 n n n Q1 J1Q1n K1Q1n Q0 Q1n Q0 Q1n Q0 n 1 n n Q0 J 0Q0n K 0Q0 Q2nQ0n Q2nQ0 Q2n
15
n n Q0 1 Q0 n n n Q1n1 ( X Q0 ) Q1n X Q0 Q1n X Q0 Q1n
状态转换表 状态转换图
Q1Q0 X/Z 00 0/1 11 0/0 0/0 1/0 1/0 01 0/0 10
CP
X
数字电子技术基础-第六章_时序逻辑电路(完整版)
T0 1
行修改，在0000 时减“1”后跳变 T1 Q0 Q0(Q3Q2Q1)
为1001，然后按
二进制减法计数
就行了。T2 Q1Q0 Q1Q0 (Q1Q2Q3 )
T3 Q2Q1Q0
50
能自启动
47
•时序图 5
分 频
10 分 频c
0
t
48
器件实例：74 160
CLK RD LD EP ET 工作状态 X 0 X X X 置 0（异步） 1 0 X X 预置数（同步） X 1 1 0 1 保持（包括C） X 1 1 X 0 保持（C=0） 1 1 1 1 计数
49
②减法计数器
基本原理：对二进 制减法计数器进
——74LS193
异步置数 异步清零
44
（采用T’触发器，即T=1）
CLKi
CLKU
i 1
Qj
j0
CLKD
i 1
Qj
j0
CLK0 CLKU CLKD
CLK 2 CLKU Q1Q0 CLK DQ1Q0
45
2. 同步十进制计数器 ①加法计数器
基本原理：在四位二进制 计数器基础上修改，当计 到1001时，则下一个CLK 电路状态回到0000。
EP ET 工作状态
X 0 X X X 置 0（异步）
1 0 X X 预置数（同步）
X 1 1 0 1 保持（包括C）
X 1 1 X 0 保持（C=0）
1 1 1 1 计数
39
同步二进制减法计数器 原理：根据二进制减法运算 规则可知：在多位二进制数 末位减1，若第i位以下皆为 0时，则第i位应翻转。
Y Q2Q3
《电机学》课件 第五章异步电机3
5. 今有一台8极同步电机与一台4极绕线式感应电机同轴联接， 两台电机定子都接在50Hz的电源上。绕线式感应电机的转子引出 三相接线作为电源输出。求输出的电流频率是多少？
6. 在直流电机中铁耗是什么供给？感应电动机中铁耗又由什么 供给？为什么？
7.一台三相感应电动机，P=17kW, V=380V，定子绕组三角形接法， 4极，I=19A，f=50Hz，额定运行时有 定子铜耗=700W，转子铜耗 =500W，铁耗=450W,机械损耗=15W, 附加损耗=200W, 计算该机 在额定状态下的电磁转矩。
2、1 定子绕组串电抗起动
UX 1 U N a
2 k
I st UX 1 I stN U N a
2
Tst UX 2 1 ( ) 2 TstN U N a
2 k 2
R ( Xk X ) a R Xk
2、2 用Y-Δ起动器起动
UX 1 U N 3
I st 1 I stN 3
5.10 电磁转矩的三种表达式
1、物理表达式
pm1 N 1 k N1 ) ' ' Tem ( ) m I 2 cos 2 C M m I 2 cos 2 2
2、参数表达式
Tem
' R2 2 m1 pU 1 s ' R2 2 2 f 1 [( R1 ) ( X 1 X '2 ) 2 ] s
Tem
Pmec
2 n 2 (1 s )n1 ( 1 s ) 1 60 60
P2 T2
Tem T2 T0
pmec pad T0
Pmec Pmec Pem Tem ( 1 s ) 1 1
杭电第5章时序电路的Verilog设计
Case({S1,S0}) p160 00:A=2 01:A=4 10:A=6 11:A=8
Verilog的描述风格
5.9.1 RTL描述 ：一切用各种独立的组合电路模块和独立的寄存器模块，但不涉 及底层具体逻辑门结构或触发器电路细节，来构建描述数字电路的形式。
5.9.2 行为描述：比如例3-21。Verilog HDL的模块只描述电路的功能或行为，而 没有直接指明或涉及实现这些行为的硬件结构。
5.1 基本时序元件的Verilog表述
5.1.1 基本D触发器及其Verilog表述
关键词posedge：posedge CLK时钟上升沿敏感。
相对应的，还有negedge CLK时钟下降沿敏感。
5.1 基本时序元件的Verilog表述
5.1.2 用UDP表述D触发器
含异步复位控制的边沿触发型D触发器
Q: 现态；Q+：次态；-：保持原状态；？任意数据
5.1 基本时序元件的Verilog表述
5.1.3 含异步复位和时钟使能的D触发器及其Verilog表述
含异步复位/时钟使能型触发器及其Verilog表述
关键词posedge：posedge CLK时钟上升沿敏感。
相对应的，还有negedge CLK时钟下降沿敏感。
使用移位操作符设计移位寄存器
有符号数左右移的操作符：
对于右移操作时，一律将符号位，即最高位填补 移除的位。 左移操作同普通左移一样，移出腾空的位用0填补。
5.4 可预置型计数器设计
5.4.1 同步加载计数器
4.6 keep属性应用
有时设计者希望在不增加与设计无关的信号连线的条件下，在仿真中也能详细了解 定义在模块内部的某数据通道上的信号变化情况。但往往由于此信号是模块内部临 时性信号或数据通道，在经逻辑综合和优化后被精简掉并除名了，于是在仿真信号 中便无法找到此信号，也就无法再仿真波形中观察到此信号。为解决这个问题，可 以使用keep属性，通过对关心的信号定义keep属性，告诉综合器把此信号保护起来， 不要删除或优化掉，从而使此信号能够完整地出现在仿真信号中。
Verilog的描述风格
5.9.1 RTL描述 ：一切用各种独立的组合电路模块和独立的寄存器模块，但不涉 及底层具体逻辑门结构或触发器电路细节，来构建描述数字电路的形式。
5.9.2 行为描述：比如例3-21。Verilog HDL的模块只描述电路的功能或行为，而 没有直接指明或涉及实现这些行为的硬件结构。
5.1 基本时序元件的Verilog表述
5.1.1 基本D触发器及其Verilog表述
关键词posedge：posedge CLK时钟上升沿敏感。
相对应的，还有negedge CLK时钟下降沿敏感。
5.1 基本时序元件的Verilog表述
5.1.2 用UDP表述D触发器
含异步复位控制的边沿触发型D触发器
Q: 现态；Q+：次态；-：保持原状态；？任意数据
5.1 基本时序元件的Verilog表述
5.1.3 含异步复位和时钟使能的D触发器及其Verilog表述
含异步复位/时钟使能型触发器及其Verilog表述
关键词posedge：posedge CLK时钟上升沿敏感。
相对应的，还有negedge CLK时钟下降沿敏感。
使用移位操作符设计移位寄存器
有符号数左右移的操作符：
对于右移操作时，一律将符号位，即最高位填补 移除的位。 左移操作同普通左移一样，移出腾空的位用0填补。
5.4 可预置型计数器设计
5.4.1 同步加载计数器
4.6 keep属性应用
有时设计者希望在不增加与设计无关的信号连线的条件下，在仿真中也能详细了解 定义在模块内部的某数据通道上的信号变化情况。但往往由于此信号是模块内部临 时性信号或数据通道，在经逻辑综合和优化后被精简掉并除名了，于是在仿真信号 中便无法找到此信号，也就无法再仿真波形中观察到此信号。为解决这个问题，可 以使用keep属性，通过对关心的信号定义keep属性，告诉综合器把此信号保护起来， 不要删除或优化掉，从而使此信号能够完整地出现在仿真信号中。
异步fifo设计及时序约束设置
一、前言跨时钟域的同步处理，使用异步FIFO是常用的方式之一，对于异步FIFO的设计，网上的大部分资料来源于《Simulation and Synthesis Techniques for Asynchronous FIFO Design》一文其异步FIFO的结构如下图所示本文不是介绍上图描述的设计。
我从基本的数字电路时序开始，介绍异步FIFO的相关问题。
最后介绍如何用时序约束保证设计的正确性二、数字电路时序对于数字电路来讲，我们的信号在时钟边沿发生变化，Dat1信号是一种理想情况，而Dat2是实际情况，其特点是一、相对时钟边沿有延时二、信号变化有一段时间(电平转换时间)，在这段时间就是亚稳态在亚稳态期间进行数据采样，不能获得稳定的值。
数字电路中经过时序约束，在T1产生的信号，在T2一定稳定(否则就是不满足时序)，所以对于只有一个时钟的数字电路来说，它在T1和T2都能获得稳定的信号(T1时刻的值为0、T2时刻的值为1)三、跨时钟域时序问题对于异步时钟而言(相位不同)，对于CLK1产生的信号，CLK2有可能在任意时刻进行数据采样在FIFO的设计中，将会产生2种信号，一种是数据本身(用Data表示)，另外一种是指示数据是否有效(用valid表示)，注意(valid不一定是一个比特的寄存器，可以是由FIFO中的读写指针产生而来，例如fifo的full或empty状态)异步FIFO的问题在于，如果CLK2在时钟T2进行采样，那么有可能得到valid有效，而数据无效的情况。
这样在CLK2采样取得的设计就是错误的数据。
四、处理异步FIFO的valid和data（理论基础）我们假设valid为低电平表示没有数据，高电平为有数据，解决的办法就是，当CLK对valid进行采样时，即使valid处于亚稳态期间，数据信号也是稳定的如上图所以，在T1时刻进行上升沿采样，虽然valid是一个亚稳态状态，但是此时Data 是一个稳定的值，如果在T1时刻采样的valid为1，那么可以得到稳定的Data信号，如果在T1时刻采样的valid为0，那么控制逻辑认为在T1无法获得数据，从而在下一个时钟获取注意：T2时刻是在下降沿进行采样，而此时的Data信号也是稳定的五、如何实现为了让valid和Data处于上面的状态，我们可以对valid进行延时处理，即使用时钟对其进行采样，必须使用2个寄存器依次采样，才能保证至少有一个时钟的延时valid1是CLK2对valid进行采样产生的，如果采样的时机不好，那么valid1相对valid只有一点点延时，valid2是CLK2对valid1的采样，这样valid2相对于valid至少有CLK2一个周期的延时，也就满足了第二节的条件。
第六章 时序电路
状态有关。 构成时序逻辑电路的基本单元是触发器。
二、时序逻辑电路的分类：
按 动 作 特 点 可 分 为
同步时序逻辑电路
所有触发器状态的变化都是在 同一时钟信号操作下同时发生。
异步时序逻辑电路
触发器状态的变化不是同时发生。
按 输 出 特 点 可 分 为
米利型时序逻辑电路(Mealy)
输出不仅取决于存储电路的状态，而且还 决定于电路当前的输入。
Q2 Q1 Q0
/Y
/0 /0 000→001→011 /1↑ ↓/0
CP Q0 010 Q1 Q2 Y
/0 101 /1 (b) 无效循环
100←110←111 /0 /0 (a) 有效循环
有效循环的6个状态分别是0～5这6个十进制数
字的格雷码，并且在时钟脉冲CP的作用下，这6个
状态是按递增规律变化的，即： 000→001→011→111→110→100→000→… 所以这是一个用格雷码表示的六进制同步加法 计数器。当对第6个脉冲计数时，计数器又重新从 000开始计数，并产生输出Y
Q=0时
LED亮
RD Q0 Q1 D1 Q2 D2 D3 Q3 S1
DIR D0 D1D2D3S0 DIL CLK +5V
74LS194
DIR D0
S0 DIL CLK +5V
清0按键 1秒
S1=0,S0=1
CLK 右移控制
本节小结：
寄存器是用来存放二进制数据或代
码的电路，是一种基本时序电路。任何
画状态转换图
Q3Q2Q1 /Y
000
/1 /1 111
/0
001
/0
010
/0
011 /0
二、时序逻辑电路的分类：
按 动 作 特 点 可 分 为
同步时序逻辑电路
所有触发器状态的变化都是在 同一时钟信号操作下同时发生。
异步时序逻辑电路
触发器状态的变化不是同时发生。
按 输 出 特 点 可 分 为
米利型时序逻辑电路(Mealy)
输出不仅取决于存储电路的状态，而且还 决定于电路当前的输入。
Q2 Q1 Q0
/Y
/0 /0 000→001→011 /1↑ ↓/0
CP Q0 010 Q1 Q2 Y
/0 101 /1 (b) 无效循环
100←110←111 /0 /0 (a) 有效循环
有效循环的6个状态分别是0～5这6个十进制数
字的格雷码，并且在时钟脉冲CP的作用下，这6个
状态是按递增规律变化的，即： 000→001→011→111→110→100→000→… 所以这是一个用格雷码表示的六进制同步加法 计数器。当对第6个脉冲计数时，计数器又重新从 000开始计数，并产生输出Y
Q=0时
LED亮
RD Q0 Q1 D1 Q2 D2 D3 Q3 S1
DIR D0 D1D2D3S0 DIL CLK +5V
74LS194
DIR D0
S0 DIL CLK +5V
清0按键 1秒
S1=0,S0=1
CLK 右移控制
本节小结：
寄存器是用来存放二进制数据或代
码的电路，是一种基本时序电路。任何
画状态转换图
Q3Q2Q1 /Y
000
/1 /1 111
/0
001
/0
010
/0
011 /0
SD06
13
14 15
1
1 1
1
1 1
0
1 1
1
0 1
0
0 1
一、同步计数器 1. 同步二进制计数器
①同步四位二进制加法计数器 设计思路： 4位二进制加法计数器状态表 Q0每来一个脉冲翻转一次； Qi在第i位以下皆为1时翻转。 所以：若用T触发器构成计数 器，则第i位触发器输入端Ti 的逻辑式应为：
CLK Q3 0 0
0/1
11
0/0
(4) 逻辑功能： 可逆四进制计数器
四进制减法计数器 四进制加法计数器
【例4】 异步时序电路分析：各触发器的时钟不同时发生 （1）列方程式
J0
Q0 Q0
.
J1 K1
Q1
J2
K2
Q2
CP 时钟方程: CP0 = CP2= CP
.
K0
Q1
Q2
CP1=Q0
J0=Q2 驱动方程： K0=1
输出方程： C Q3 Q2 Q1 Q0
CLK Q3
Q2
0 0 0 0 1 1
Q1 Q0
0 0 1 1 0 0 0 1 0 1 0 1
C
0 0 0 0 0 0
状态转换表 逻辑功能： 同步 四位二进制（M=24) 加法计数器
（同步十六进制加法计数器）
0 1 2 3 4 5
0 0 0 0 0 0
6
7 8 9 10 11 12
注意 移位寄存器应采用边沿触发或主从触发方式的 触发器，不能采用电平触发的触发器，以防止 空翻。
1、由触发器构成的移位寄存器
并行输出 串行输入 1011
QA
D Q . . 0 1 1 0 1 0 0 1 1 0 0 0 0 1 1 . 0 0 0 0 1
同步时序逻辑电路
b c/0 d/0
c c/1 a/0
d b/1 c/0
54
5.4.3 状态编码
状态表中用字母和数字表示的状态用一 组二进制代码来代替，这就叫做状态编码， 或者叫做状态赋值，也称状态分配。状态赋 值首先要确定的是所涉及的电路中触发器的 个数：n个触发器可以表示2n个状态。
Yj=gj( x1,…,xn ,y1,…,yr) j=1,..,r
xi xn
yr
时钟
组合 逻辑
y1
Y1
存储
元件
Z1 Zm Yr
5
时序电路的状态：时序电路中所使用 的触发器的状态（即某一时刻触发器 所存储的信息）
现态： y( n) ---时钟信号到来前电路 的状态 次 态 ： y(n+1)--- 时 钟 信 号 到 来 后 电 路 的状态
50
第二步、寻找等效状态对。 通常，先将水平方向的状态A与纵向的所有状态
一一比较， 再将水平方向的状态B与纵向的所有状态 一一比较,依次类推横向和纵向的所有状态都一一比 较。
如果两个状态等效，则在隐含表的相应方格中标 以“√” ，两个状态不等效，则在隐含表的相应方 格中标以 “×”。
51
CF
B
C
33
例5.3同步时序电路的Mealy型原始状态表
现态
S0 S1 S2 S3
次态/输出
x=0 S0 /0 S2 /0 S0/0
x=1 S1/0 S1 /0 S3 /1
S2/0
S1 /0
第一位二进制数有两种可能：0和1，令其分别对应状 态S0和S1。然后10对应状态S2。101对应状态S3。
34
1/0
16
5.2.1 钟控D触发器
数电第六章时序逻辑电路
• 根据简化的状态转换图，对状态进行编码，画出编码形式 的状态图或状态表
• 选择触发器的类型和个数 • 求电路的输出方程及各触发器的驱动方程 • 画逻辑电路图，并检查电路的自启动能力 EWB
典型时序逻辑集成电路
• 寄存器和移位寄存器 – 寄存器 – 移位寄存器 –集成移位寄存器及其应用 • 计数器 – 计数器的定义和分类 – 常用集成计数器 • 74LVC161 • 74HC/HCT390 • 74HC/HCT4017 – 应用 • 计数器的级联 • 组成任意进制计数器 • 组成分频器 • 组成序列信号发生器和脉冲分配器
– 各触发器的特性方程组：Q n1 J Q n KQ n CP
2. 将驱动方程组代入相应触发器的特性方程,求出各触发器 的次态方程,即时序电路的状态方程组
n n FF0：Q0 1 Q 0 CP n n n FF1：Q1 1 A Q0 Q1 CP
同步时序逻辑电路分析举例(例6.2.2C)
分析时序逻辑电路的一般步骤
• 根据给定的时序电路图写方程式 – 各触发器的时钟信号CP的逻辑表达式(同步、异步之分) – 时序电路的输出方程组 – 各触发器的驱动（激励）方程组 • 将驱动方程组代入相应触发器的特性方程,求出各触发器 的次态方程,即时序电路的状态方程组 • 根据状态方程组和输出方程组,列出该时序电路的状态 表,画状态图或时序图 • 判断、总结该时序电路的逻辑功能
• 电路中存在反馈
驱动方程、激励方程: E F2 ( I , Q )
状态方程 : Q n1 F3 ( E , Q n ) • 电路状态由当前输入信号和前一时刻的状态共同决定
• 分为同步时序电路和异步时序电路两大类
什么是组合逻辑电路?
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初始状态 共有8个稳定状态
00 00 10 00 00 01 00 01 01 00
11 00 01 11 11
10 00 10 11 11
状态转换图
00 1000
10
0000
10 00
11 1100
00 10
01 00
11 1101
0110 01
0101 01
10
01
11
1111
1011 11
正因为如此，在基本型异步时序电路中不能将y和 Y分别看作现态和次态。
基本型异步时序电路分析的例子
X1
&
1
&
Y1
&
系
y1
统
y2
总
X2&Fra bibliotek态1
&
Y2
RES
&
系统状态
假想的延时环节
激励状态
R E S 1 时的激励函数和状态流程表
Y1 x1 y2 y1 Y2 x2 y1 y2
非稳定状态 Y与y不同
x1 x2 Y1 Y2 y1 y2 z
t0 t1 t2
t3
t4
t5 t6 t7
z x1y1
t8 t9 t10 t11 t12
功能描述
若在输入x2为逻辑1期间，输入x1发生0到1的变化 （上升沿），则在随后的x1第一个逻辑1期间输 出等于逻辑0，其余时间均输出逻辑1。
若输入x2为逻辑0，则无论输入x1如何变化，输出 总是逻辑1。
数字逻辑基础
第五章 异步时序电路
异步时序电路的分类
基本型异步时序电路 依靠电路反馈记忆状态，输入信号为电平 型信号。
脉冲性异步时序电路 依靠触发器记忆状态，输入为脉冲信号 （时钟信号），但是没有统一的时钟，并 且将时钟作为显式的输入对待。
5.1 基本型异步时序电路分析
基本型异步时序电路的模型
改变输入变量以及改变初始稳定总态，重 复上两步的判别。直至遍历从所有的稳定 总态出发的每种可能的转换途径。
临界竞争的例子1
不同的转换次 序导致不同的 结果：临界竞 争
不同的转换次 序，相同的结 果：非临界竞 争
x1x2 y1y2 00 01 11 10
00 11 00 11 01
01 11 00 01 01
5.2 基本型异步时序电路中的竞 争与冒险
竞争的例子
y1
X1
1
&
X2
&
&
Y1
&
Y1x1x2y1x1y1y2x1x2
1
&
Y2 x2y1x1y1
&
Y2
& 1
y2
发生竞争的总态转换过程
输入序列：
x1x2 y1y2 00 01 11 10
00→10→11→01→11 00 00 01 01 10
如果电路最终达到的稳定状态依赖于状态 变量变化的次序，则称为临界竞争；
如果最终达到的稳定状态相同，则称为非 临界竞争。
临界竞争的判别
在状态转换表中选择一个稳定总态，然后 从这个稳定状态向某个相邻列转移。
考察在该列内的状态转换过程。若此转换 过程中所有的转换途径都能够到达同一个 稳定状态，则此转换过程不发生临界竞争。
作状态转换图要包 含所有稳定状态和 所有转换途径
作时序图时要考虑 实际的输入情况
结合实际的输 入情况讨论电 路的功能
另一个例子的分析
电路
输入 X1
X2
y1
1
&
1
&
&
& y2
状态
&
Y1
z 输出
&
Y2
激励
激励函数和状态流程表
Y1x1x2y2x2y1y2x1y1
Y2x1y1x2y2
x1x2 y1y2 00 01 11 10
相邻的状态分配
相邻状态：
001
101
00
01
000
100
011
111
10
11
010
110
相邻状态分配：
使每个稳定态与它的激励态相邻，可以避 免临界竞争。
包含所有稳定状态和所有转换途径
在特定输入条件下的时序图
在输入x1x2 = 00,01,11,10,00,01,11,01,11,10,00,10,00序列下， x1x2y1y2 = 0000,0110,1111,1011,0000,0110,1111,0101,1101, 1000,0000,1000,0000
x1 输入变量 xm
y1 系统状态 yr
组合电路
z1 zn 输出变量
Y1
Yr 激励状态
延时
系统总态
延时
{x1,...xm,y1,...yr}
基本型异步时序逻辑模型的描述
Y f1( x, y) z f2(x, y) y(t t) Y (t)
基本型异步时序电路的稳定条件是y = Y。换句话 说，在系统达到稳定以后，Y和y总是相同的。
11 10 00 11 11
10 10 00 11 00
临界竞争的例子2
状态循环，无法 达到最终稳定状 态。这是一种特 殊的临界竞争
x1x2 y1y2 00 01 11 10
00 01 00 11
01 00
00
11 11
11
10
11
临界竞争的消除
在电路中插入可控延迟元件 修改状态流程表中的非稳定状态，使得循
假定所有输入中每次只有一个输入发生改 变，所以没有类似00→11的状态转换。
输入改变以后，到达的总态如果是不稳定 总态，则状态转换过程将继续进行，直到 到达稳定总态。
基本型异步时序电路分析的一般过程
激励方程 输出方程
状态流程表 标出稳定状态
状态转换图 或时序图
电路功能 描述
正确区分各变 量之间的关系
总态转换：
01 00 01 01 10
0000→1011→1111→ 0110→？
11 00 10 11 11
10 00 10 01? 11
临界竞争与非临界竞争
基本型异步时序电路在某个输入作用下， 从一个稳定状态转换到另一个稳定状态时， 如果有多于一个的状态变量需要同时发生 变化，则称电路存在竞争。
环的结果到达目标状态 采用相邻的状态分配来消除临界竞争 增加状态变量
修改状态流程表
有临界竞争
x1x2 y1y2 00 01 11 10
00
00 11
01
01
11
11
10
11
无临界竞争
x1x2 y1y2 00 01 11 10
00
00 10
01
01
11
11
10
11
修改原则：不改变最终结果
在原问题中， 11是对应于10的次状态，最 终结果要求转换到11。
稳定状态 Y与y相同
y1y2
x1x2=00
Y1 Y2 x1x2=01 x1x2=10
x1x2=11
00 00
01
10
11
01 01
01
01
01
10 10
10
10
10
11 11
11
11
11
状态转换过程
状态转换图
01
dd01
dd
00
0000
初始总态
10
dd10
dd
功能：类似抢答器
基本型异步时序电路状态转换的特点