数字电路时序电路习题课
第06章时序逻辑电路习题解
[题6.20]分析图P 6.20给出的电路，说明这是多少进制的计数器，两片之间是多少进制。 74LSl61的功能表见表6.3.4。
解：这是采用整体置数法接成的计数器。 在出现LD'=0信号以前，两片74LSl61均按十六进制计数。即第(1)片到第(2) 片为十六进制。当第(1)片计为2，第(2)片计为5时产生LD'=0信号，待下一个 CLK信号到达后两片74LSl61同时被置零，总的进制为 5 X 16+2+1=83 故为八十三进制计数器。
图A 6.12
[题6.13]试分析图P 6.13的计数器在M=1和M=0时各为几进制。
解：图P6.13电路是采用同步置数法用74160接成的可变进制计数器。在M=1的 状态下，当电路进入Q3Q2Q1Q0=1001(九)以后，LD'=0。下一个CLK到达时将 D3D2D1D0=0100(四)置入电路中，使Q3Q2Q1Q0=0100，再从0100继续作加 法计数。因此，电路在0100到1001这六个状态间循环，构成六进制计数器。同 理，在M=0的情况下，电路计到1001后置入0010(二)，故形成八进制计数器。
[题6.6]分析图P 6.6给出的时序电路，画出电路的状态转换图，检查电路能否自启动，说 明电路实现的功能。A为输入变量。
解：由电路图写出驱动方程为 J1=K1=1 J2=K2=A Q1 将上述驱动方程代入JK触发器的特性方程，得到状态方程 Q1*=Q1' Q2*=A Q1 Q2 输出方程为 Y=AQ1Q2+A'Q1'Q2' 根据状态方程和输出方程画出的状态转换图如图A 6.6所示。因为不存在无效 状态，所以电路不存在自启动与否的问题。 当A=0时电路对CLK脉冲作二进制加法计数，A=1时作二进制减法计数。
数字电子技术第6章 时序逻辑电路
RD—异步置0端（低电平有效） 1 DIR—右移串行输入 1 DIL—左移串行输入 S0、S1—控制端 1 D0D1 D2 D3—并行输入
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4、扩展：两片74LS194A扩展一片8位双向移位寄存器
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例6.3.1的电路 （P276) 74LS194功能 S1S0=00,保持 S1S0=01,右移 S1S0=10,左移 S1S0=11,并入
（5）状态转换图
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小结
1、时序逻辑电路的特点、组成、分类及描述方法； 2、同步时序逻辑电路的分析方法； 课堂讨论： 6.1，6.4
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6.3 若干常用的时序逻辑电路
寄存器和移位寄存器 时序 逻辑电路 计数器 顺序脉冲发生器 序列信号发生器
移位寄存器不仅具有存储功能，且还有移位功能。 可实现串、并行数据转换，数值运算以及数据处理。 所谓“移位”，就是将寄存器所存各位数据，在每个移 位脉冲的作用下，向左或向右移动一位。
2、类型： 根据移位方向，分成三种：
左移 寄存器 (a) 右移 寄存器 (b) 双向 移位 寄存器 (c)
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学习要求 ：
* *
自学掌握
1. 掌握寄存器和移位寄存器的概念并会使用； 2. 掌握计数器概念，熟练掌握中规模集成计数器74161 和74160的功能，熟练掌握用160及161设计任意进制计 数器的方法。
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6.3.1寄存器和移位寄存器
一、寄存器
寄存器是计算机的主要部件之一， 它用来暂时存放数据或指令。
“数字逻辑电路”课程中时延及时序问题的讨论
课程教育研究Course Education Research2021年第8期在目前常见的数字逻辑电路的教材中[1],数字逻辑电路中的信号传输延迟通常是一个被回避掉的问题。
一般来说,数字电路教材只有三处会涉及到时延的相关内容:第一处是竞争和竞争冒险;第二处是SR锁存器的不定态介绍;第三处是传输延迟边沿JK触发器的原理讲解。
虽然有涉及,但除了竞争冒险,通常教材并不会对时延问题的影响展开深入的讨论。
产生这个现象的主要原因可能是,在传统的数字电路课程中,除了竞争冒险现象以外,逻辑器件的信号延迟不会对数字电路的分析设计有明显的影响。
由于晶体管电压电流变化导致的时延通常都是微秒甚至纳秒级别,因此在传统数字电路设计中时延的影响确实可以忽略不计。
但随着半导体技术的飞速发展,逻辑电路的工作时钟越来越高。
逻辑器件的时延对逻辑电路设计的影响也越来越明显。
因此,在当前数字逻辑电路的课程中,是否需要对逻辑器件的延迟问题展开分析讨论,让学生理解时延问题的原理及对逻辑电路设计的影响,应当是数字逻辑电路课程教师重视和并进行讨论的问题。
1.数字电路课程中时延问题的意义目前数字逻辑电路课程的教学内容正面临着从传统74系列芯片向FPGA平台转变的过程[2-3]。
由于历史原因,部分高校数字电路课程的教学重点放在电路逻辑功能的实现。
即学生只要做好电路设计,或者写好逻辑代码就可以了,其他的都可以通过EDA软件来解决。
但就实际的情况来看,这种情况仅适用于时钟频率低的场景。
在一些时钟频率较高的逻辑电路设计场景下,情况就会有所不同。
譬如在采用HLS设计实现高性能逻辑电路时,经常会发生同样C 代码,在有的FPGA芯片上综合成组合逻辑电路,而在另一些FPGA芯片上综合成时序逻辑;或者有的循环运算在展开成流水线设计时,第一个数据到下一个数据需要延迟两个时钟,而同样功能的代码,只是实现形不同,流水线展开后数据之间的延迟就变成一个时钟[4]。
这些问题体现出一点,就是当前的逻辑电路设计是和逻辑器件的延迟特性密切相关的。
数电-带答案
第一章 逻辑代数基础 例题1.与(10000111)BCD 相等的十进制数是87， 二进制数是1010111 十六进制数是57，2.AB+CD=0（约束项）求 的最简与或表达式。
解：D C A C B A Z +=，见图1-1， 得3.若F(A,B,C,D)=∑m(0,1,2,3,4,7,15）的函数可化简为： 则可能存在的约束项为（ 3 ）。
见图1-21．逻辑函数式Y A B C D =++（）的反演式为 D C B A + 2. 在下列不同进制的数中，数值最大的数是（ D ）1051A.（） .101010B 2（） 163E C.（） D.（01011001）8421BCD 码 3、用卡诺图化简下式为最简与或式。
D C B A ++ Y(A,B,C,D)= ∑m(0,2,4,5,6,8,9)+ ∑d(10,11,12,13,14,15) 4.已知F ABC CD =+选出下列可以肯定使F=0的情况（ D )A. A=0，BC=1B. B=C=1C. D=0，C=1D. BC=1，D=1 5、是8421BCD 码的是（ B ）。
A 、1010 B C 、1100 D 、11016、欲对全班43个学生以二进制代码编码表示，最少需要二进制码的位数是（ B ）。
A 、5B 、6C 、8D 、437、逻辑函数F(A,B,C) = AB+B C+C A 的最小项标准式为（ D ）。
A 、F(A,B,C)=∑m(0,2,4)B 、F(A,B,C)=∑m(1,5,6,7)C 、F(A,B,C)=∑m (0,2,3,4)D 、F(A,B,C)=∑m(3,4,6,7)Z A BC A B AC D =++Z Z AC AC =+()B C D C D ++1..2..3..4..AC A DA C AB A D A B A B B C++++8、用代数法化简下式为最简与或式。
A+CC B BC C B A BCD A A F ++++=判断题1.若两个函数具有不同的真值表，则两个逻辑函数必然不相等。
同步时序逻辑电路的习题 数字逻辑
* 异步二进制计数器
也用 3 个 JK 触发器实现，CR 为清零端，电路图如下所示（3 个 JK 触发器的输入端均
悬空）
Q2
Q1
Q0
•
•
IK
IJ
IK
IJ
•
CR
•
• •
IK
IJ
Cp
•
悬空
驱动方程同上（略） 输出波形如下所示（对比同步计数器，看看异同）
Cp
Q0 Q1 Q2
111
110
101
100
011
输入 x / 输出 Z
0/0 00
1/0
1/0 01
状态 y2y1
0/1 0/0
1/0 0/0
1/0
11
10
2、分析下图所示的逻辑电路，说明该电路的功能。
y3
• y2
IK
IJ
Cp
••
&
IK
IJ
• ••
。
&
。y1
y1
IK
IJ
“1”
。•
1
x
3、分析下图所示的逻辑电路，设电路初始状态为“00”，输入序列为 x=10011110110，作出 输出响应序列，并说明电路功能。
D. 触发器一定更少
4、同步时序电路设计中，状态编码采用相邻编码法的目的是（ D ）。
A. 减少电路中的触发器
B. 提高电路速度
C. 提高电路可靠性
D. 减少电路中的逻辑门
**判断题
1、同步时序逻辑电路中的存储元件可以是任意类型的触发器。
（ ×）
2、若某同步时序逻辑电路可设计成 Mealy 型或者 Moore 型，则采用 Mealy 型电路比采用 Moore
《数字电子技术(第二版)》课后习题参考答案
《数字电子技术（第二版）》课后习题参考答案课题一认识数字电路任务一认识数制与数制转换一、填空题1．1 232．1 273．1 2154．1 2315．B O D H二、计算题1．2．54，85，4273．0101，1100，1 1000，11 01114．17O，37O，66 O5．110B，010 111B，001 101 110B6．0FH，36H，0AE63H7．0001 0110B，0010 1010B，1111 1100 0000B任务二学习二进制数算术运算一、计算题（给出的二进制均是无符号数）1．（1）1 0000 （2）1 0000 10012．（1）10 1010 （2）1010 11113．（1）1 0100 （2）110 00004．（1）101 （2）11二、写出下列带符号位二进制数（原码）所表示的十进制数（1）+110 （2）-15 （3）-42 （4）+127 （5）+111（6）-63 （7）+0 （8）+32 767 （9）-32 768三、问答题1．（1）答：左移，移动3位，应作乘以8运算。
（2）答：左移，移动4位，应作乘以16运算。
（3）答：右移，移动7位，应作除以128运算。
（4）答：右移，移动3位，应作除以8运算。
2．答：4位二进制无符号数的最大值是15。
3．答：8位二进制无符号数、有符号数的最大值分别是255和+127。
4．答：16位二进制有符号数的最大值是+32 767。
任务三学习二进制代码一、填空题1．二进制数2．43．8，4，2，1二、判断题1．×2．× 3．√ 4．× 5．× 6．×三、计算题1．36，55，892．［0011 0010］8421，［0101 0010 0111］8421，［0001 0011 0110 1001］8421任务四认识基本逻辑关系并测试逻辑门一、填空题1．与或非2．13．04．1 05．Y=AB6．Y=A+B7．Y=A8．Y=AB9．Y=A+B10．Y=A B=AB+AB二、选择题1．D 2．A 3．B，C 4．A，D三、判断题1．× 2．× 3．× 4．√四、问答题1．答：Y1=ABCD2．答：Y2=A+B+C+D五绘图题1．2．3．4．任务五测试TTL集成门电路1．答：TTL集成门电路电源电压范围为4.75～5.25V之间，额定电压为5V。
《数字电路与逻辑设计》习题课 (2)
状态定义： S0:初始状态。 S1:收到五角硬币。 S2:收到一元硬币。 S3:收到一元五角硬币。 并入S0状态。
00/00 AB/YZ
S0
01/10 10/11
01/00 10/00
S2
S1 00/00 01/00
00/00 例1原始状态转移图
例2、分析图所示计数器电路，说明是模长为多少的 计数器，并列出状态转移表。
6
C
&
1 1
A & ?
Z
X
&
N
A X
&
1 & J
1
C
R 1 & K
解：1）分析电路结构：该电路是由七个与非门 及一个JKFF组成，且CP下降沿触发，属于米 勒电路，输入信号X1，X2，输出信号Z。
2）求触发器激励函数：J=X1X2，K=X1X2 触发器次态方程：
Qn+1=X1X2Qn+X1X2Qn=X1X2Qn+(X1+X2)Q
第六章复习
计数器的分析
❖ 同步、异步分析步骤：由电路触发器激励 函数(公式和图解）状态转移表分析模 长和自启动性。 用图解法，注意高低位顺序，一般数码越高 位权越高：Q3Q0
❖ 移存型计数器属于同步计数器，只要求出第 一级触发器的次态方程和初始状态，就可以 写出状态转移表。
计数器的设计
❖ 同步计数器的设计：状态转移表激励函数 和输出函数(自启动性检查)电路图。
❖ 7490只能异步级联，M=100。
❖ 74194级联可实现8位双向移存器
MSI实现任意进制计数器(M<N)
❖ 反馈法：异步清0法和同步置数法。注意： 用LD端置全1（置最大数法）时，反馈状 态对应编码中出现0的端口需通过非门送入 反馈门。
数电课后习题及答案
第1章 数字电路基础知识1 电子电路主要分为两类：一类是电子电路主要分为两类：一类是 模拟电路 ，另一类是，另一类是 数字电路 。
2 模拟电路处理的是模拟电路处理的是 模拟信号 ，而数字电路处理的是，而数字电路处理的是 数字信号 。
3 晶体管（即半导体三极管）的工作状态有三种：晶体管（即半导体三极管）的工作状态有三种：截止截止、 放大和 饱和。
在模拟电路中，晶体管主要工作在体管主要工作在 放大状态 。
4 在数字电路中，晶体管工作在在数字电路中，晶体管工作在 截止与 饱和状态，也称为状态，也称为 “开关”状态。
状态。
5 模拟信号是一种模拟信号是一种大小随时间连续变化大小随时间连续变化的电压或电流，数字信号是一种的电压或电流，数字信号是一种突变突变的电压和电流。
6 模拟信号的电压或电流的大小是模拟信号的电压或电流的大小是随时间连续缓慢变化的随时间连续缓慢变化的，而数字信号的特点是“保持”（一段时间内维持低电压或高电压）和“段时间内维持低电压或高电压）和“突变突变”（低电压与高电压的转换瞬间完成）。
7 在数字电路中常将0~1v 范围的电压称为范围的电压称为低电平低电平，用，用““0”来表示；将3~5v 范围的电压称为高电平，用，用““1”来表示。
来表示。
介绍了数字电路的发展状况和数字电路的一些应用领域，并将数字电路和模拟电路进行了比较，让读者了解两者的区别，以利于后面数字电路的学习。
以利于后面数字电路的学习。
第2章 门电路1 基本门电路有基本门电路有与门与门、或门、非门三种。
三种。
2 与门电路的特点是：只有输入端都为只有输入端都为 高电平 时，输出端才会输出高电平；只要有一个输入端为“0”，输出端就会输出输出端就会输出 低电平 。
与门的逻辑表达式是与门的逻辑表达式是 Y A B =· 。
3 或门电路的特点是：只要有一个输入端为只要有一个输入端为 高电平 ，输出端就会输出高电平。
只有输入端都为 低电平 时，输出端才会输出低电平。
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1
CR D0 D1 D2 D3
CEP CET 74HCT161
TC PE
1
CR D0 D1 D2 D3
CEP
TC
CET 74HCT161 PE
CP Q0 Q1 Q2 Q3
11
CP Q0 Q1 Q2 Q3
1
图2
&
若用整体反馈清0法（利用74HCT390）实现55进制
CR
>CP1
½ 74HCT390
>CP0 Q0 Q1 Q2 Q3
• 移位寄存器74HC194 S1S0=01 —— 右移位 • Q2Q1Q0 →CBA；Y → DSR • L＝Q3
解： 根据电路中各单元的工作方式及相互关系，列出状态表。
状态表
1
Q3 Q2 Q1 Q0
DSR
0000
1
0001
0
0010
1
0101
1
E 74HC151 Y
ABC
DDDDDDDD20163457
用74LS160产生频率为1.2kHz的方波输出 。 (74LS160是同步十进制计数器，异步清零、同步置数) [题意分析]: (1)用NE555设计占空比为1／2的多谐振荡器
——选用占空比可调的电路。
(2)用74LS160设计计数分频器，分频比为1／125。可用多种 方案，只要电路合理、可靠即可。
解: (1)用NE555设计多谐振荡器
VCC
2 kΩ RA 5.5kΩ RB 2 kΩ D1
D2
C 1000pF
84 7 6 NE555 3
2
5
1
vO 0.01μ F
振荡频率 占空比
f 1.43 150kHz (R A R B )C q RA 1 RA RB 2
选 C＝1000PF，调节 RA ＝ RB ＝ 4.75k
1
1011
1
0111
0
1110
1
1101
0
L
DSR
Q0Q1Q2Q3
S1
DSL 74HC194
S0
1
1010 0100
0
CP
CP D0 D1 D2 D3 RD
0
1000
1
0001
0
输出序列码：L＝0001011101
四、1）画出A、VO波形图 2）写出A点波形的参数表达式（周期，高、低电平持续时间）
பைடு நூலகம்
D0D1D2D3D4D5D6D7
0 1
Z
1
TC D0D1D2D3 CET PE 74HCT161 CEP
1 7472
KJ
1
CR Q0Q1Q2Q3CP
CP
［题意分析］：
SSS210
YY 74HC151 D0D1D2D3D4D5D6D7
E
0 1
• 本电路为一级计数型序列码发生器。 • 74HCT161构成模8计数器。74HC151为组合输出电路。
从而构成两相时钟输出。
七、1、分析图1为几进制计数器
1
CR D0 D1 D2 CEP
D3
TC
CET 74HCT161 PE
1
CP Q0 Q1 Q2 Q3
1
1 101 0
CR D0 D1 D2 D3
EP
TC 1
ET 74HCT161 PE
CP Q0 Q1 Q2 Q3
&
图1
5×11=55
2、若用整体反馈清0法实现同样功能，试在图2中完成逻辑示意图
CR
>CP1
½ 74HCT390
>CP0 Q0 Q1 Q2 Q3
&
八、试分析图示电路的逻辑功能。要求列出状态表，求出电路 的输出序列码，说明电路中JK触发器的作用。
Z
1
TC D0D1D2D3 CET PE 74HCT161 CEP
1 7472
KJ
1
CR Q0Q1Q2Q3CP
CP
S2
YY
SS10 74HC151 E
(2)用74LS160设计计数分频器，分频比为1／125。
——用3片74LS160，采用并行进位方式，构成一模为103 的计数器。当计数值为124时产生置数信号，同时加至3片 的PE端，待下一个CP信号输入时，将计数器置0。
&
Y
1
Q0Q1Q2Q3
CET
TC
CEP CT74160 PE
CPD0D1D2D3 CR
VC
R1 R2
C
78 4
A
3
6 NE555
JQ CP KQ
2
5
C
1
A VO
VO 多谐振荡器 + T’触发器
TPH = (R1+R2) C ln2
0.7 (R1+R2) C
TPL = R2C ln2
0.7 R2C
T = TPH + TPL
0.7 (R1+2R2) C
五、用NE555构成占空比为1／2的多谐振荡器，振荡频率 f=150kHz。
• CR:
启动信号，使初始状态为0000
解: • 按右移位操作方式列出电路状态表、时序图。
状态表
Y=DSR =Q3Q2
1 2345678
CP
CP DSR Q0 Q1 Q2 Q3 Y(DRS)
0 1 0000 1 1 1000
Q0
2 1 1100 3 1 1110
Q1
4 0 1111 5 0 0111
• JK触发器7472为输出缓冲器。
改变74HC151D0~D7的数据可得不同的输出序列码。
解： 根据电路中各器件的功能，列出电路的状态表。 状态表
Q3 Q2 Q1 Q0
&
&
vO2
G3
G4
［题意分析］：
• 边沿JK触发器接成模2计数器，其输出的两个状态作为选通信 号，控制时钟CP输出。
•当 Q＝0时，CP信号经G3、G4由 vO2 输出； 当 Q＝1时，CP信号经G1、G2由 vO1输出。
解：由题意分析画出Q，Q，vO1和vO2的波形。
CP Q Q vO1 vO2
—— 习题课 ——
一、分析下图所示由双向移位寄存器74HC194构成的分频器的 分频系数。要求列出状态表，画出时序图。
Y
&
DSR Q0 Q1 Q2 Q3
S1
DSL 74HC194 S0 1
CP
D0 D1 D2 D3 CR
[题意分析]: • S1S0=01 —— 工作于右移位操作方式
• Y=DSR =Q3Q2 —— 循环移位
Q0Q1Q2Q3
CET
TC
CEP CT74160 PE
CPD0D1D2D3 CR
Q0Q1Q2Q3
CET
TC
CEP CT74160 PE
CPD0D1D2D3 CR
CP
1
六、图示电路是一级两相时钟源。试画出在时钟CP信号作用下， Q，Q，vO1及vO2的波形。
1J Q
&
&
vO1
CP
G1
G2
> Cl 1K Q
Q2
6 0 0011
7 1 0001
Q3
• 电路是7分频器,分频系数是7。
二、分析图示电路。求电路的状态表及电路的输出序列码。
1
E 74HC151 Y
ABC
DDDDDDDD20163457
1
L
DSR
Q0Q1Q2Q3
S1
DSL 74HC194
S0
1
CP
CP D0 D1 D2 D3 RD
［题意分析］：• 本电路为一级移位型序列码产生器。