小型化需求下的复杂嵌入式计算系统新型架构

接II 梭块IF 斟火主嫌器处观器模块总线传统嵌入式计箅系统小型化需求下的复杂嵌入式计算系统新型架构段小虎，吴琳，边庆(中国航空工业集团公司西安航空计算技术研究所，陕西西安710068)摘要：近年来某些领域的复杂嵌入式计算系统对于小型化的需求越来越迫切，但是常规的小型化设计手段存在处理器运算负荷加重，需要频繁处理中断事件等缺陷。

针对这样的问题，提出了 一种复杂嵌入式计算系统的新型硬件架构，该 架构将处理器模块与接口模块合并为一个模块，去除了原接口模块中的协处理器及相关芯片，在现场可编程门阵列中 集成一个指令执行电路来依据主处理器提供的指令自动进行各接口数据的发送、接收和预处理工作，減轻了主处理器 的运算负荷，并且主处理器也无需频繁访问接口和处理接〇中断。

实际应用表明，该新型架构达到了体积小，功耗低， 重量轻的设计目的，并且解决了常规小型化设计方法所存在的问题，可以在各领域的复杂嵌入式计算系统小型化设计 中进行推广。

关键词:嵌入式计算;小型化设计;计算机系统结构;现场可编程门阵列；指令体系 中图分类号:TP 303 文献标识码:A 文章编号:1673-1131(2017)11-0065-04〇引言在航空、航天等领域的复杂嵌入式计算系统中，通常包含 有种类繁多的硬件接口，用于采集和传输各式各样的信息，例 如离散量、模拟量、串行接口、CAN 接口、ARINC 429总线接口 等。

对于不同的嵌入式系统，由于其应用环境和处理方式的 不同，其接口种类及接口数据的处理方法也往往大相径庭，但 是除接口电路之外，各种嵌入式系统的数据计算与处理电路 往往是相似的，都由处理器、存储芯片、总线等组成111。

在这样 的应用背景下，传统的复杂嵌入式计算系统硬件往往划分为 处理器模块和接口模块两大组成部分，如图1所示。

图1传统嵌入式计算系统在这样的结构中，接口模块专注于实现本嵌入式系统应 用所需要的各种接口，而处理器模块的设计则与接口无关 这样划分的优点是，不同的嵌入式计算系统，只要其所需要的 数据处理能力相近，就可以采用相同的处理器模块，处理器模 块可以进行通用化、标准化设计，复用性强，从而降低了成本， 也保证了设计质量B ]。

基于此优点，传统的复杂嵌入式计算系 统大多采用了这样的硬件结构^近年来，随着技术的进步与应用的拓展，许多嵌入式计算 系统对于小型化的需求越来越迫切，缩小体积、降低功耗、减 轻重量成为了系统设计追求的目标w ，例如在无人机的计算系 统中，“小、低、轻”就是极为关键的设计指标。

然而，传统嵌入 式系统的硬件结构把硬件划分为两个独立的模块，这种划分 对于“小、低、轻”都有着严重的阻碍（由于两个模块会有两套 结构件、两套电源转换电路、两套连接器等等)。

因此，传统的 嵌入式系统硬件结构不再能够满足小型化的设计需求，但是， 简单地把处理器模块与接口模块合并为一个模块又会遇到一些其他的问题，效果往往并不理想，为了处理这些问题，本文 研发了一种新的硬件设计架构，并获得了良好的实践效果。

1传统架构的分析与改进传统的嵌入式计算系统中，处理器模块中有着较髙性能 的处理器芯片，用于执行系统级的运算任务，以及对接口模块 的数据进行处理，同时，接口模块中接口控制电路内往往也有—个数字信号处理器(DSP )或者性能较弱的微处理器，用于进 行各接口数据的解码接收和编码发送，并对数据进行一定的 预处理工作，从而减轻处理器模块中主处理器的工作负担气 一个典型的传统嵌入式系统及其接口模块构成如图2所示。

图2传统嵌入式计算系统及其接口模块构成从图2中可以看出，接口模块的接口控制电路由DSP 处 理器(或低性能微处理器)及其工作所需的存储器、FPGA 和双 端口 RAM 存储器共同组成。

双端口 RAM 存储器作为处理 器模块中的主处理器与接口模块中的DSP 处理器之间进行命 令传递和数据交换的中间介质；FPGA 用于实现DSP 处理器 对各接口进行收发的访问控制电路，以及外部总线和内部DSP 处理器对双端口 RAM 进行访问的控制电路DSP 处理器用 于控制各接口数据的接收和发送’以及对数据进行一定的预处理。

DSP 处理器把接收到的数据进行预处理后通过双端口RAM 呈交给主处理器，同时从双端口 RAM 中获取主处理器要发送的数据并将之发出。

对于这样的传统结构，如果简单的将两个模块合并为一 个模块，会遇到较多问题。

一个最主要的问题是，合并后的单 个模块中就包含两个处理器和相应的两套存储器，这会占用 很多的印制板空间,带来严重的布线压力，从而阻碍合并后模 块的小型化设计。

传统嵌入式计筇系统处理撖梘块| Oit 叉 |WM\ 1D 591 畹《0K 1»<V 8l i t--Q n T ]—1撞|F W—J如 投块2017年第11期 信息通信2017(总第 179 期） INFORMATION & COMMUNICATIONS (Sum . N o 179)65为了解决这个问题，一种常见的做法是，在硬件上去掉 D SP处理器及其工作所需的存储器，将原来运行在D SP处理 器中的计算任务迁移到主处理器中。

这种做法虽然可以显著 减少芯片的数量，利于硬件的“小、低、轻”设计，但是也带来了 新的问题。

一方面，主处理器的运算负荷加重；另一方面，原 来运行在D SP处理器中的计算任务通常为接口数据的发送、接收、预处理等，该类计算任务的特点是中断事件频率较高, 需要频繁访问接口，这些任务迁移到主处理器中后，使得主处 理器需要频繁处理中断事件并进行接口访间，影响了主处理 器中原本的运算任务的执行，这可能导致整个计算系统的应 用受到局限，甚至会使修改后的计算系统无法胜任原本的工 作。

因此，这种简单地去除D SP处理器并将其计算任务迁移 到主处理器的做法，往往不能达到理想的效果,基于这样的原 因，需要研究一种更好的改进方法。

2新型硬件架构针对前文所述的硬件小型化设计中遇到的问题，研究了 一种新型的嵌入式计算系统设计方法，如图3所示。

在这种 新的硬件架构中：①将处理器模块与接口模块合并到了一个 硬件模块中,达到了硬件小型化的目的;②去除了DSP处理器 及其工作所需的存储器，去除了双端口 RAM存储器，一方面 降低了印制板布局布线压力，另一方面也显著降低了功耗;③ 在FPG A中实现一个指令执行电路，依据主处理器提供的指 令自动进行各接口数据的发送、接收和预处理工作，减轻了主 处理器的运算负荷m，主处理器也无需频繁访问接口和处理接 口中断。

»■I■中教A K域为-f i ll 丨~.««騰孅U A ttU M n u u m V A羅图3复杂嵌入式计算系统的新型架构如图3所示，合并后的包含接口的处理器模块由三部分 组成：主处理器及相关存储器、各外围接口电路、FPGA。

“主 处理器及相关存储器”即图中FPGA左侧的部分，通常包含处 理器、非易失存储器、主存储器等。

“各外围接口电路”即图中 FPGA右侧的部分，通常包含各个接口的编码解码芯片、驱动 芯片等,对于模拟量接口还包含相应的模数/数模(AD/DA)转 换电路。

FPG A是该新型硬件架构的核心部分，内部功能结构 较为复杂,下文主要针对FPGA进行详细描述。

F PG A中要实现的功能电路主要包含“指令执行电路”、“接口控制电路”、“初始化电路”三大部分。

“指令执行电路”包含指令存储RAM、取指令及指令译码 状态机、各指令的执行单元。

主处理器可通过总线向指令存储R A M中写入一系列想要被FPG A执行的指令，取指令及 指令译码状态机自动从指令存储R A M中依序获取指令，进 行译码，并将译码后的指令交由相应的指令执行单元进行执 行。

这里的指令并不是传统意义上的处理器指令，而是一个 对接口的操作功能单元，例如某条指令“103 TX BaseAddr Size”就表示将BaseAddr地址开始的大小为S ize的数据块 通过接口 103发送出去。

具体的指令体系结构在后面章节 专门进行描述。

“接口控制电路”包含各种发送/接收接口的控制电路，以及相应的缓冲RAM,另外也包含常见的离散量接口、模拟量 接口的相关电路。

主处理器可以通过总线来向各个发送接口 的缓冲RAM中批量写入要发送的数据，然后向指令存储RAM 中写入接口发送的相应指令，指令执行电路就会向各发送接 口控制电路给出发送信号，发送接口控制电路收到信号后就 会自动将缓冲R A M中待发送的数据向外发出。

各接收接口 控制电路会持续监控各个接收接口并把收到的数据存储到接 收接口的缓冲RAM中，主处理器可以通过总线来读取各个接 收接口缓冲R A M来获取各接收接口收到的数据。

接收接口 缓冲R A M可以采用乒乓式的双缓冲结构或者环形的多缓冲 结构，来避免丢失接收数据。

另外，接口数据的预处理，可以 放在发送接口、接收接口的控制电路中实现，也可以放在指令 执行电路的指令执行单元中实现。

“初始化电路”包含初始化配置寄存器、初始化控制电路。

主处理器通过总线来向初始化配置寄存器中写入指令执行电 路和各个接口控制电路的配置信息，并发出初始化命令，初始 化控制电路收到命令后，依据寄存器中的各项配置信息对指 令执行电路和各个接口控制电路进行初始化。

除以上三部分之外，FPGA中还有一个临时存储RAM,可 作为各部分电路数据暂存和交换的区域。

“指令执行电路”是FPG A中各部分功能电路协同工作的 核心组件，因此，首先对其指令体系做一定介绍，之后再描述 该新型硬件架构的具体工作方式。

3指令体系结构“指令执行电路”中执行的指令并不是传统意义上的精简 指令集处理器指令，而是一个对接口的操作功能单元，这里以 一个例子来说明这种指令的设计方式。

312423_______________1211________________0指令编码地址参数Ml 长度#数N1(a)指令格式132bit24231211 0(b)指令格式2 2*32bit图4指令格式指令的格式有两种，如图4所示。

指令格式1包含一个 32bit,其中8bit表示指令编码，12bit表示该条指令的地址参数 M l，12b it表示该指令的长度参数N1。

指令格式2包含两个 32bit，第一个32b it中，8bit表示指令编码，12bit表示该条指令66的第一个地址参数M l,12b it表示该指令的第一个长度参数 N1;第二个32b it中，8b it为OxFF表示该32b it是指令格式2 的第二个32bit，12b it表示该条指令的第二个地址参数M2, 12b it表示该指令的第二个长度参数N2。

表1指令集示例指令编码指令名称指令格式功能0x00H A L T32b it暂停执行指令0x01IO x T X32bit通过接口I O x进行数据发送，数据发送的范围从接口I O x缓冲R A M中地址M l开始，长度为N10x02IO y T X32b it通过接口I O y进行数据发送，数据发送的范围从接口 I O y缓冲R A M中地址M l开始，长度为N10x03A D IO xTX 2*32b it将输入模拟量循环采集的A D转换结果缓冲R A M中从地址M l开始的长度为N1的数据块，复制到接口I O x缓冲R A M的地址M2,然后通过接口I O x进行数据发送，数据发送的范围从接口I O x缓冲R A M中地址M2开始，长度为N20x04IO z IO yTX 2*32b it将接口I O z的接收数据缓冲R A M中从地址M l开始的长度为N1的数据块，复制到接口I O y缓冲R A M的地址M2,然后通过接口I O y进行数据发送，数据发送的范围从接口I O y缓冲R A M中地址M2开始，长度为N20x05IO zP reP ro cessT R A M 2*32b it将接口I O z的接收数据缓冲R A M中从地址M l开始的长度为N1的数据块，进行预处理后，把处理结果数据存入临时存储R A M的地址M2OxFD W A IT32bit等待指令，等待时间长度为N1*规定的时间单元(例如l u s)OxFE JU M P32b it跳转指令,下一条指令跳转至指令存储R A M的地址M l处OxFF保留—表示该32b i t是2*32b i t指令格式的第二个32b it 注:该示例中，I〇x、IO y为发送接口，IO z为接收接口。