数字电子钟

《电子设计自动化（EDA）技术》 课程设计报告

题目: 数字钟设计 姓 名： 吴 思 林 院 系： 应用技术学院 专 业：电子信息工程（职教） 学 号： 200915254139

指导教师： 徐 正 坤

完成时间: 2011 年6 月 29日 课程设计题目、内容、要求 设计题目 数字钟设计

设计要求 a. 时钟源使用的频率为0.1HZ的连续脉冲。 b. 设置一个开始、一个停止、一个复位。 c. 设置时间的设置。 d. 时钟显示数码管。 e. 时显示部分应注意12点后显示1点。 f. 注意个部分的关系，由低位到高位逐级设计.调试。

设计过程 借助实验板上标准电路，为电路控制提供一个标准clk信号，此信号为石英晶体分频后的8HZ标准信号，作为产生1S信号的输入信号。此1S的信号经过10分频后产生1/10S，作为数字钟的小数计数，然后是2个60进制和一个12进制，分别作为数字钟的秒、分钟、小时计数。LED数码驱动电路为LED数码管提供驱动电压。我们的设计采用top---down的设计方法，在设计是时候我们用了7个进程语句，将程序完成。然后进行仿真，检验程序的正确性。

成绩评定 指导教师评语

设计等级 目 录 1 课程设计题目、内容与要求 …………………………………… 1.1 设计内容…………………………………………………… 1.2 具体要求……………………………………………………

2 系统设计 ………………………………………………………… 2.1 设计思路…………………………………………………… 2.2 系统原理与设计说明

3 系统实现 ………………………………………………………… 注：此部分阐述具体实现，包含主要逻辑单元、模块、源代码等内容

4 系统仿真 ………………………………………………………… 5 硬件验证（操作）说明………………………………………… 6 总结 ……………………………………………………………

7 参考书目 ……………………………………………………… 1课程设计题目、内容与要求 1.1课题设计题目：电子数字钟 1.2课程设计内容： a. 设计一个能显示1/10秒. 秒 分 时 的12小时数字钟。 b. 熟练掌握各种计数器的使用 c. 能用计数器构成十进制. 六十进制. 十二进制等所需进制计数器 d. 能用低位的进位输出构成高位的计数脉冲 2系统设计：

2.1系统原理与设计说明 1、（1）、用VHDL编写程序实现电子数字钟的端口控制信号 （2）、clk信号为实验板上的石英晶体分频后的8HZ标准信号，作为产生1S信号的输入信号 （3）、clr信号为清零按键输入信号，按键按下时，clr信号为低电平。clr信号有效时，显示小时为1，显示分钟为1。 （4）、h_add信号为小时调整按键输入信号。按键按下时，h_add信号为低电平。h_add有效时，小时数加1。 （5）、m_add信号为小时调整按键输入信号。按键按下时，m_add信号为低电平。m_add有效时，分钟数加1。 （6）、v_add信号为小时调整按键输入信号。按键按下时，v_add 信号为低电平。v_add有效时，秒数加1。 （7）、scanclk(2048HZ)信号为LED数码管的位选择时钟信号 （8）、led<7：0>为LED数码管的段码和小数点控制信号 （9）、row<2：0>为位选择控制信号，决定那一个LED数码管显示数字 2、系统原理：程序由8个进程组成 进程P1将8 HZ标准信号分频后，产生1S的信号clk 进程P2描述1/10S计数器，输出个位的BCD码 进程P3描述60S计数器，根据1/10S秒计数器的输出值，输出秒十位和个位的BCD码 进程P4描述60min计数器，根据1/10S和秒计数器的输出值，输出分钟十位和个位的BCD码 进程P5描述12h计数器，根据1/10S和秒和分钟计数器的输出值，输出小时的十位和个位的BCD码 进程P6和P7根据进程产生LED数码管的位选择信号，从小时、分钟、秒中，选择一个BCD码给7段移码器 系统具体模块图如下：

3、系统实现： 整个系统的顶层设计模块 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity watch is port(clk,scanclk,clr,v_add,m_add,h_add:in std_logic; row:out std_logic_vector(2 downto 0); led:out std_logic_vector(7 downto 0) ); end watch; architecture behavioral of watch is signal clk_div:std_logic_vector(2 downto 0); signal clk1,m_carry: std_logic; signal h0,h1,m1,m0,s1,s0,v0:std_logic_vector(3 downto 0); signal dispcnt:std_logic_vector(2 downto 0); signal num:std_logic_vector(3 downto 0); begin p1:process(clk) begin if rising_edge(clk) then clk_div<=clk_div+'1'; end if; clk1<=clk_div(2); end process p1; p2:process(clk1,clr) begin if rising_edge(clk1)then if v0="1001" then v0<="0000"; else v0<=v0+'1'; end if; end if; end process p2; p3:process(clk1,clr,v0,v_add) begin if clr='0'then s0<="0001"; s1<="0000"; elsif rising_edge(clk1)then if(v0="1001")OR(v_add='0')then if(s0="1001")then s0<="0000"; else s0<=s0+'1'; end if; if((s1="0101")and(s0="1001"))then s1<="0000"; elsif s0="1001"then s1<=s1+'1'; end if; end if; end if; end process p3; p4:process(clk1,clr,s1,s0,v0,m_add) begin if clr='0' then m0<="0001"; m1<="0000"; elsif rising_edge(clk1) then if(((s1="0101")and(s0="1001")and(v0="1001"))or(m_add='0')) then if(m0="1001")then m0<="0000"; else m0<=m0+'1'; end if; if((m1="0101")and(m0="1001")) then m1<="0000"; elsif m0="1001" then m1<=m1+'1'; end if; end if; end if; end process p4; p5:process(clk1,clr,m1,m0,s1,s0,v0,h_add) begin if clr='0' then h0<="0001"; h1<="0000"; elsif rising_edge(clk1) then if(((v0="1001")and(s1="0101")and(s0="1001")and(m1="0101")and(m0="1001"))or(h_add='0'))then if(((h1="0001")and(h0="0010"))or(h0="1001"))then h0<="0000"; else h0<=h0+'1'; end if; if((h1="0001")and(h0="0010"))then h1<="0000"; elsif h0="1001" then h1<=h1+'1'; end if; end if; end if; end process p5; p6:process(scanclk) begin if rising_edge(scanclk)then if dispcnt="101"then dispcnt<="000"; else dispcnt<=dispcnt+'1'; end if; end if; end process p6; p7:process(dispcnt) begin if dispcnt="000"then row<="000";num<=h1; elsif dispcnt="001"then row<="001";num<=h0; elsif dispcnt="010"then row<="010";num<=m1; elsif dispcnt="011"then