《计算机组成与设计》勘误表——学生版

《计算机组成与设计》勘误表0）P7 图1-8中“系统员”改为“系统管理员”。

1）P56 图2-10(b)修改为：指令格式及操作码编码说明OP_Code A1A2A300000001…01114位操作码的三地址指令共8条OP_Code A1A2 10001001 (1111)8位操作码的二地址指令共64条00000001…0111OP_Code A10001001 (1111)12位操作码的一地址指令共512条00000001…011110001001…1111OP_Code10001001 (1111)16位操作码的零地址指令共8192条00000001…111110001001…111110001001…1111（b）等长8/64/512/8192扩展法2）P65第一段最后一句（因此，寻址范围由偏移量的位数决定。

）删去。

3）P81 习题2.14中第一行删去“单地址”三个字。

4）P87 第一段最后一句：“则存储容量=存储单元个数×存储字长／8，单位是字节（B）。

”，改为：“则存储容量等于所存放的字节数。

”5）P92 图3-5中“解码器”改为：“译码器”。

6）P97 图3-9(a)(b)图中“D1…D m”改为：“D0…D m-1”。

图3-9(a)“数据输出缓冲器”改为：“数据输出驱动器”。

7）P97 图3-10中“1677216”改为：“16M”。

7a）P102图3-14给出了一个MOS管型MROM的逻辑结构。

其存储容量为16×1位，4行保存的信息分别为1001、1010、0101和01018）P104 图3-17(b)中“D1”改为：“D0”。

9）P108最后一段中，“对于ROM芯片来说，它通常没有-WE引脚，”，改为：“对于ROM芯片来说，它通常没有-WE引脚（EEPROM除外），”。

10）P109最后一段中，“图3-24给出了16个256K×8位DRAM芯片构成1M×32位存储器的芯片扩展示意图。

”，改为：“图3-24给出了16个256K×8位DRAM芯片（内部采用8体结构）构成1M×32位存储器的芯片扩展示意图。

”11）P110 图3-24中，“A12~9”改为：“A17~9”。

12）P111 图3-25中，“74318（3-8译码器）”改为“74LS138（3-8译码器）”。

图3-26中, "WR"改为"WE"; 增加"定时发生器"到"地址多路开关"间的连线(选通控制信号),并且地址总线加粗；删除“目前，DRAMC大多被集成到DRAM 芯片中”。

13）P113图改为如下：14）P114图3-27中，右边框中的“奇地址”改为“偶地址”。

图3-27中删除"地址锁存器".15）P115图3-29修改如下：16）P118中间一段中，“包括地址线（A0~A10）、数据线（D0~D15）、读写控制CE、输出驱动控制OE、忙标志BUSY。

”，改为：“包括地址线（A0~A10）、数据线（D 0~D 15）、读写控制/R W 、片选控制CE 、输出驱动控制OE 、忙标志BUSY 。

” 图3-34中，“CE L ”改为：“L CE ”，“CE R ”改为：“R CE ”；“OE L ”改为：“L OE ”，“OE R ”改为：“R OE ”；“R/W LUB ”改为：“/LUB R W ”，“R/W RUB ”改为：“/RUB R W ”；“R/W LLB ”改为：“/LLB R W ”，“R/W RLB ”改为：“/RLB R W ”。

图3-34中"判断逻辑"输入增加地址线(见课件图) 。

17）P124习题3.7 中“4个8K×8位存储体”改成“4个8K×8K 存储体”。

18）P124习题3.9 中“在DRAM 存储器为何将地址分为行地址和列地址？采用这种双地址译码后，”改成“在DRAM 存储器中为何将地址分为行地址和列地址？采用这种双向地址译码后，”。

19）P125习题3.14中，“某32位机主存地址码为32位”改为：“某机主存地址码为32位”。

20）P126习题3.17中，“aligh ”改为：“align ”。

21）P132 图4-4(a) 改为如下：匹配标志P数据位Q屏蔽位MSD WE21A) P133 图4-5 "内存"改为"主存"21B) P142 中间部分，“每个块的大小为16个字节”改为“每个块的大小为4个字节” 21C ）P143 图4-14中主存地址依次是：（00400B00H ）（00400B04H ）（00400B08H ）（00400B0CH ）（00400B10H ）...... （00400BF0H ）（00400BF4H ）（00400BF8H ）（00400BFCH） 21D ）表4-2 采用LRU ，全相联映射时数组在cache 中缓冲情况21E) P144 表4-222）P191中间部分，“总线工作频率：指用于协调总线上各种操作的时钟信号频率，以MHz 为单位。

”，改为：“总线工作频率：指用于协调总线上各种操作的时钟信号频率，以MHz 为单位，也称为总线时钟频率。

”。

23）P192【例5-1】前半部分改为：“【例5-1】某32位总线，总线时钟频率为33MHz ，请问：（1）若总线周期等于4个总线时钟周期，求总线带宽和数据传输率各是多少？23+) P215 图5-42增加同步时钟信号.图5-43"同步并行数据格式"改为:"同步串行数据格式"。

24）P234 习题5.19 中，“（2）若设中断服务程序的执行时间为10μs （其中保存现场、开中断等额外开销需4μs ）”，改为：“（2）若设中断服务程序的执行时间为10μs （其中保存现场、开中断、关中断、恢复现场等额外开销需4μs ）” 25） P238中间一段中，“O 表示八进制数（Octal ）”改为：“Q 表示八进制数（Octal ）”。

26）P277图6-12改为如下：0n+11M =0 加法 1 减法n+1127）图6-19(b)改为如下：扩展前8位扩展成16位扩展成32位X X X 0X X 0X 0X X28）P287第二段中大写“K ”改为小写的“k ”。

29）P325图6-46中“全和线路”改为“求和线路”。

30）P356中间部分，“[M z ]补=[M x ]补×[M y ]补=111.1001 0111 0000 1001 000”改为：“[M z ]补=111.1001 0111 0000 1001 000” 31）P357中间部分，“[M z ]补=[M x ]补÷[M y ]补=11.00011”，改为：“[M z ]补=11.00011”。

32）P356 习题6.3中，“在八进制中写成S=L i ×8i ，在二进制中写成 S=K j ×2j ”，改为：“在八进制中写成08mi i i S L ==⨯∑，在二进制中写成2nj j j S K ==⨯∑”。

33）P366习题6.19中，“⑵ THIS ISA DISK ．”改为：“⑵ THIS IS A DISK ．”。

34）P388表7-3中，“MenRd ”改为“MemRd ”。

P391 图7-18中虚线去掉。

35）P392表7-5中，“X1”改为“01”；“110(SUD)”改为“110(SUB)”。

36）P429西体7.2中，“时刻”改为“时间”。

37）P430习题7.6中图改为如下：38）P445表8-1中错了一个数字，修正如下：输入/输出信号名R 型lw sw beq j Op5Op4Op3Op2Op1Op0输入RegDst ALUSrc MemtoReg RegWr MemWr MemRd Branch Jump ALUOp1ALUOp0输出1000111010110000000001000000100X 1XX 1100X 1X 0X X 10100010001000000010000010010X 01X39）P467中间部分，“μAR 6=P 1·IR 6·T i ”改为：“6106i AR P P IR T μ=”；“μAR 5=P 1·IR 5·T i ”改为：“5105i AR P P IR T μ=”。

40）P466中标8-8中，微指令地址应该为8位，正确设计结果如下：微指令微指令地址微指令编码µOP P 1 P 0µA 7 µA 6 µA 5 µA 4 µA 3 µA 2 µA 1 µA 0A 000000000 0X X X X X X X X B 00000001 1 0 1 0 0 0 0 0 0 0C 100000000 1D 10100000 1 1 1 0 0 0 0 0 1 0E 110000010 0X X X X X X X X F G H I J K L M N O111000010 0X X X X X X X X 110000100 0X X X X X X X X 11100010 1 110000001 1 1100000100 0X X X X X X X X 10000011 1 11 1000000110 0 0 0 0 0 1 10 0 0 0 0 0 1 10 0 0 0 0 0 1 10 0 0 0 0 0 1 1110000110 0X X X X X X X X 110001000 0X X X X X X X X 11000101—————————————————注： “—”表示不是该题目要求设计的内容。

“X ”表示其值任意的1位二进制代码，0 0 0 0 0 0 1 1。