基于FPGA的高阶FIR滤波器设计

ｔｔｌ，－－￣－・电路　ｄｏｉ：１０．１６１８０／ｊ．ｃｎｋｉ．ｉｓｓｎｌ００７—７８２０．２０１５．０８．００８　

ａ叶哉２０１５年第２８卷第８期　

Ｅｌｅｃｔｒｏｎｉｃ　Ｓｃｉ．＆Ｔｅｃｈ．／Ａｕｇ．１５．２０１５　

基于ＦＰＧＡ的高阶ＦＩ　Ｒ滤波器设计　焦淑红，智　扬　（哈尔滨工程大学信息与通信工程学院，黑龙江哈尔滨１５０００１）　摘要对于高阶ＦＩＲ滤波器，由于运算量较大，采用软件等方式无法达到实时处理的要求。文中提出了采用　ＦＰＧＡ实现快速卷积结构的高阶ＦＩＲ滤波器，推导出将大点数ＦＦＴ分解为二维ＦＦＴ变换的公式。根据上述理论在采用　Ｖｅｒｉｌｏｇ　ＨＤＬ语言设计了基于一维转二维ＦＦＴ的快速卷积结构高阶ＦＩＲ滤波器。实验表明，该基于ＦＰＧＡ的高阶ＦＩＲ滤　波器具有精度高、速度快、资源消耗少、调试方便、易于集成等优点，并可达到工程实践的要求。　关键词ＦＰＧＡ；ＦＩＲ滤波器；快速卷积；ＦＦ１’　中图分类号ＴＮ７１３　．１　文献标识码Ａ　文章编号１００７—７８２０（２０１５）０８—０２４—０５　

Ｄｅｓｉｇｎ　ｏｆ　Ｈｉｇｌｌ　Ｏｒｄｅｒ　ＦＩＲ　Ｆｉｌｔｅｒ　Ｄｅｓｉｇｎ　Ｂａｓｅｄ　ｏｎ　ＦＰＧＡ　ＪＩＡ０　Ｓｈｕｈｏｎｇ。ＺＨＩ　Ｙａｎｇ　（Ｃｏｌｌｅｇｅ　ｏｆ　Ｉｎｆｏｒｍａｔｉｏｎ　ａｎｄ　Ｃｏｍｍｕｎｉｃａｔｉｏｎ　Ｅｎｇｉｎｅｅｒｉｎｇ，Ｈａｒｂｉｎ　Ｅｎｇｉｎｅｅｒｉｎｇ　Ｕｎｉｖｅｒｓｉｔｙ，Ｈａｒｂｉｎ　１５０００１，Ｃｈｉｎａ）　Ａｂｓｔｒａｃｔ　ＦＩＲ　ｆｉｌｔｅｒ　ｉｓ　ｗｉｌｄｌｙ　ｕｓｅｄ　ｉｎ　ｄｉ￣ｔＭ　ｓｉｇｎａｌ　ｐｒｏｃｅｓｓｉｎｇ．Ｉｔ　ｉｓ　ｄｉｆｆｉｃｕｌｔ　ｔｏ　ｒｅａｌｉｚｅ　ｈｉｇｈ　ｏｒｄｅｒ　ＦＩＲ　ｆｉｌｔｅｒｓ　ｂｙ　ｕｓｉｎｇ　ｓｏｆｔｗａｒｅ　ｂｅｃａｕｓｅ　ｏｆ　ｌａｒｇｅ　ａｍｏｕｎｔ　ｏｆ　ｃｏｍｐｕｔｉｎｇ．Ｔｈｉｓ　ｐａｐｅｒ　ｉｎｔｒｏｄｕｃｅｓ　ｔｈｅ　ＵＳｅ　ｏｆ　ＦＰＧＡ　ｔｏ　ｉｍｐｌｅｍｅｎｔ　ｈｉｇｈ　ｏｒｄｅｒ　ＦＩＲ　ｆｉｌｔｅｒ　ｗｉｔｈ　ｆａｓｔ　ｃｏｎｖｏｌｕｔｉｏｎ　ｓｔｒｕｃｔｕｒｅ　ａｎｄ　ｄｅｄｕｃｔｓ　ｔｈｅ　ｆｏｒｍｕｌａ　ｏｆ　ｌａｒｇｅ　ｐｏｉｎｔ　Ｆ兀’ｄｅｃｏｍｐｏｓｉｔｉｏｎ　ｔｏ　ｔｗｏ－ｄｉｍｅｎｓｉｏｎａｌ　ＦＦＴｒ．Ａｃｃｏｒｄｉｎｇ　ｔｏ　ｔｈｅ　ａｂｏｖｅ　ｔｈｅｏｒｙ．ａ　ｈｉｇｈ　ｏｒｄｅｒ　ＦＩＲ　ｆｉｌｔｅｒ　ｗｉｔｈ　ｆａｓｔ　ｃｏｎｖｏｌｕｔｉｏｎ　ｓｔｒｕｃｔｕｒｅ　ｉｓ　ｄｅｓｉｇｎｅｄ　ｂａｓｅｄ　ｏｎ　ｔｈｅ　ｏｎｅ・ｄｉｍｅｎｓｉｏｎａｌ　ｔｏ　ｔｗｏ－ｄｉｍｅｎｓｉｏｎａｌ　ＦＦＴｒ　ｕｓｉｎｇ　Ｖｅｒｉｌｏｇ　ＨＤＬ　ｌａｎｇｕａｇｅ．Ｔｈｅ　ｅｘｐｅｒｉｍｅｎｔａｌ　ｒｅｓｕｌｔｓ　ｓｈｏｗ　ｔｈａｔ　ｔｈｅ　ｈｉｇｈ　ｏｒｄｅｒ　ＦＩＲ　ｆｉｌｔｅｒ　ｂａｓｅｄ　ｏｎ　ＦＰＧＡ　ｍｅｅｔｓ　ｔｈｅ　ｒｅｑｕｉｒｅｍｅｎｔｓ　ｏｆ　ｐｒａｃｔｉｃｅ　ｉｎ　ｅｎｇｉｎｅｅｒｉｎｇ　ｗｉｔｈ　ｈｉｇｈ　ａｃｃｕｒａｃｙ　ａｎｄ　ｓｐｅｅｄ，ｌｏｗ　ｃｏｎｓｕｍｐｔｉｏｎ　ｏｆ　ｒｅｓｏｕｒｃｅｓ　ａｓ　ｗｅｌｌ　ａｓ　ｅａｓｙ　ａｄｊｕｓｔｍｅｎｔ　ａｎｄ　ｉｎｔｅｇｒａｔｉｏｎ．　Ｋｅｙｗｏｒｄｓ　ＦＰＧＡ；ＦＩＲ　ｆｉｌｔｅｒ；ｆａｓｔ　ｃｏｎｖｏｌｕｔｉｏｎ；ＦＦＴ　

有限冲击响应（Ｆｉｎｉｔｅ　Ｉｍｐｌｕｓｅ　Ｒｅｓｐｏｎｓｅ，ＦＩＲ）数字　滤波器是数字信号处理领域中最基本的元器件之一，　ＦＩＲ滤波器具有工作稳定、结构简单、相位严格线性等　特点，因而得到了广泛应用。随着科学技术及工程实　践的发展，人们对滤波器性能的要求越来越高，如高频　率分辨率，高阻带衰减等。这些指标的提升导致ＦＩＲ　滤波器的阶数越来越高。目前采用软件实现高阶ＦＩＲ　滤波器无法实现并行处理，不利于提高系统的实时性，　而采用专用的滤波器芯片虽然有速度高、工作稳定的　优点，但是灵活性较差。　ＦＰＧＡ是专用集成电路领域的一种半定制电路，　可构建高度并行的数据处理架构，提高系统的实时　性¨ｊ。而ＦＰＧＡ的可重配置性意味着只要开发出算　法，便可通过下载不同的配置文件对相应硬件结构和　功能进行升级，这也保证了系统有更强的适应性和灵　

收稿日期：２０１５－０１－２３　作者简介：焦淑红（１９６６一），女，博士，教授，博士生导师。　研究方向：数字图像处理。Ｅ－ｍａｉｌ：ｊｉａｏｓｈｕｈｏｎｇ＠ｓｉｎａ．ｔｏｍ。智　扬（１９８９一），男，硕士研究生。研究方向：宽带信号处理。　

活性。ＦＰＧＡ不仅具有专用集成电路速度快和工作稳　定的特点，又兼具了软件的实时ｌ生，是实现高阶ＦＩＲ滤　波器的理想器件。　本文采用ＦＰＧＡ实现高阶ＦＩＲ滤波器，介绍了快　速卷积结构的ＦＩＲ滤波器原理　和一维转二维ＦＦＴｒ　算法来实现长序列的ＦＦｒｒ＿３ｊ，给出了ＦＰＧＡ上各模块　的结构原理和仿真验证结果。　

１　ＦＩＲ滤波器原理及ＦＦＴ算法改进　１．１　快速卷积结构原理及运算量分析　ＦＩＲ滤波器的输出可用时域上的线性卷积ｙ（ｎ）＝　（ｎ）　（ｎ）实现。若两序列　（ｎ）与ｈ（ｒｔ）的长度分　别为Ⅳ　和Ⅳ２（Ｎ　≠Ｎ２），将两序列补零变成Ｌ点的序　列　（　）和ｈ　（凡），且满足　≥Ⅳ１＋Ⅳ２　（１）　就可用两序列的圆周卷积代替两序列的线性卷　积。利用“时域序列的圆周卷积等效于频域的离散频　谱的乘积”这一性质，可先对两￡点序列进行离散傅里　叶变换（Ｄｒｒ）［４ｊ　

２４——ｗｗｗ．ｄｉａｎｚｉｋＰｊｉ．ｏｒｇ　焦淑红，等：基于ＦＰＧＡ的高阶ＦＩＲ滤波器设计　电子－电路　（　）＝ＤＦｒ［　’（ｎ）］　（２）　Ｈ（ｋ）＝ＤＦｒ［ｈ　（　）］　（３）　两者相乘，得到　ｌ，（　）＝　（ｋ）日（ｋ）　（４）　最终再对Ｙ（ｋ）进行离散傅里叶反变换（ＩＤＦＴ）　Ｙ　（ｎ）＝ＩＤＩ￣Ｆ［Ｙ（ｋ）］＝　（ｎ）　（ｎ）　（５）　其中，ｏ带表圆周卷积。最后，取Ｙ　（ｎ）的前Ｊ７、ｒ。＋Ⅳ２—　１个值，就得到ＦＩＲ滤波器的输出Ｙ（ｎ）。其中对　（ｎ）和ｈ　（／＂ｔ）的￡点和ＩＤＦＴ可采用ＦＦＴ　和ＩＦＦＴ算　法快速实现，这样大幅加快了ＦＩＲ滤波器的速度。另　外，一般ｈ’（ｎ）的值是固定的，可先对ｈ　（ｎ）进行Ｆ兀’　得到频域系数Ｈ（ｋ）并存储，这样就无需每次对＾　（ｎ）　进行ＦＦＹｒ，节省了一次ＦＦＴ的时间。　Ｈ（ｋ）　图１　快速卷积结构示意图　对于快速卷积结构，将　（ｎ）与ｈ（／＂ｔ）均补零变成长　度为　的序列，则快速卷积结构需要进行（￡＋１）ｌｏｇ（　）　次复数乘法和２Ｌｌｏｇ（Ｌ）次复数加法。　随着ＦＩＲ滤波器‘６一　的阶数增加，采用线性卷积　等方法的运算量会急剧增加，而采用快速卷积结构可　大幅减小运算量，当Ⅳ１和Ⅳ２足够长时，用该结构计算　线性卷积更快，这对提高滤波器的实时性有着重要的　意义。　１．２　ＦＦＴ算法改进　对于高阶的ＦＩＲ滤波器－８　Ｊ，由于输入序列补零　后长度较长，采用直接级联型的方法实现长序列ＦＦＩ＇　会造成存储规模过于庞大，逻辑设计也较为困难，必须　加以改进。　设输人序列　（ｎ）的长度Ｎ＝２　，其ＤＦ＇Ｆ为　．】ｖ一１　ｙ（　）　（｜ｊ｝）　（　）　（５）　

式（５）中０≤｜ｊ｝＜Ｎ，将输入序列按间隔Ｚ等间距抽取，Ｚ　是２的幂次方数。　

Ｎ／ｌ一１　Ｎ／ｌ—ｌ　Ｎ／ｌ一１　（　）＝∑　（ｆｒ）　＋　∑　（ｆｒ＋１）　＋．．・＋　∑ｘ（１ｒ＋ｚ一１）　ｚ　

ｒ＝０　ｒ＝０　ｒ＝０　

Ｎ，ｌ一、　，ｔ一１　Ｎ／ｌ一１　ｘ（ｋ＋￣Ｎ／ｔ）＝∑ｘ（ｔｒ）　＋　∑　（　＋１）　＋…＋　“　’　∑　（ｆｒ＋ｌ一１）　

ｒ＝０　ｒ＝０　ｒ＝０　

Ｎ／ｌ一１　Ｎ／ｌ一１＾ｒ／２—１　ｘ［ｋ＋（ｚ一１）Ｎ／１］＝∑　（ｆｒ）　＋　∑　（ｆｒ＋１）　＋．．・＋　”“　∑ｘ（１ｒ＋ｌ一１）　

ｒ＝０　ｒ＝０　ｒ＝０　（６）　

式（６）中０≤ｋ＜Ｎ／１，０≤ｓ＜Ｚ，其中　Ｎ／ｌ一１　Ｎ／ｌ一１　∑ｘ（ｔｒ）　∥一，∑ｘ（１ｒ＋ｚ一１）　，皆为Ｎ／ｌ点　

ＤＦＴ。所以，可对这Ｚ组Ｎ／ｌ点ＤＦＴ分别采用ＦＦＴ进行　计算，得到Ｎ／１个子序列置（ｋ），其中０≤ｉ＜ｚ，０≤ｋ＜　Ｎ／ｌ。式（６）可简写为　ｆ一１　ｘ（ｋ＋￣Ｎ／１）＝∑［　置（．ｊ｝）］　（７）　

ｌ＝Ｕ　从式（７）可看出，该式实际上是对输＾ｌ芋歹Ⅱ｛　五（ｋ）｝　

的ＤＦｒ，对于每个ｋ值有０≤ｋ＜Ｎ／ｌ，　（ｋ＋ｓＮ／１）均可　采用ｚ点的ＦＦＩ’来进行计算。对＾　个ｋ值进行Ｚ点　的ＦＦＴ就可得到序列　（ｎ）的ＦＦＴｒ结果，这种方法实际　上是将一维的ＦＦＴ转化为二维ＦＦＴ＿１　。相对于直接　级联的方法，一维转二维ＦＦＴｒ可少存储资源的消耗并　减少控制逻辑的复杂度，是在ＦＰＧＡ上实现长序列　Ｆ丌１的有效方法。　

２　ＦＰＧＡ实现高阶ＦＩＲ滤波器　系统使用Ｘｉｌｉｎｘ公司的ＸＣＥＶＬＸ２４０Ｔ　ＦＰＧＡ，采用　Ｖｅｒｉｌｏｇ　ＨＤＬ语言进行算法设计。　如图２所示，当系统开始工作时，控制模块将　ＦＦＴ／ＩＦ　模块、频域相乘模块　等各部分的复位端　口拉高１　０００　ｎｓ使各模块复位。复位操作完成后，　Ｆｎ１／ＩＦ丌模块从存储器１中读取输入序列进行ＦＦＩ＇　变换。ＦＦＴ变换完成后的数据直接送人频域相乘模块　中，频域相乘模块从滤波器系数存储器中读取系数与　Ｆ丌结果相乘，并将相乘结果存入存储器１中。频域　相乘运算结束后，控制模块对各模块进行复位，复位完　成后，ＦＦｒ／ＩＦＦＴ模块从存储器１中读取数据进行ＩＦＦＴ　变换，得到滤波器输出结果，并将结果重新存储在存储　器１中。　

ｗｗｗ．ｄｉａｎｚｉＲｔ￣ｊ！．ｏｒｇ　２５