关于建立时间(setup-time)保持时间(hold-time)以及时序的一些问题集合
建立时间（setuptime）与保持时间（holdtime）---相关内容
建⽴时间（setuptime）与保持时间（holdtime）---相关内容静态时序分析：通过穷举分析每⼀条路径的延时，⽤以确定最⾼⼯作频率，检查时序约束是否满⾜，分析时钟质量。
动态时序分析：通过给定输⼊信号，模拟设计在器件实际⼯作的功能和延时情况。
1.什么是建⽴时间、保持时间？ 建⽴时间指在触发器的时钟采样沿到来之前，数据保持稳定不变的时间。
保持时间指在触发器的时钟采样沿到来之后，数据保持稳定不变的时间。
因为时钟偏斜，到达DFF2为CLK2建⽴时间分析：取各组块最⼤延时计算考虑时钟到达DFF2的时钟偏斜Tskew，则建⽴时间余量为Tset_slack=Tclk-Tcq-Tco-Tsetup+Tskew，使DFF2建⽴时间不违例，需保证Tset_slack>0。
其中Tcq为DFF1的时钟端到输出延迟，为器件固定属性；Tco是组合逻辑电路的延时，可以通过优化逻辑设计改变其值，使其满⾜建⽴保持时间不违例；Tsetup为触发器固有属性，定值。
Thold为触发器固有属性，定值。
若不考虑DFF2的时钟偏斜，则建⽴时间裕量为Tset_slack=Tclk-Tcq-Tco-Tsetup。
保持时间分析：取各组块最⼩延时计算考虑时钟到达DFF2的时钟偏斜Tskew，则保持时间余量：Tskew+Thold+Thold_slack=Tcq+Tco，因此可推出Thold_slack=Tcq+Tco-Tskew-Thold，使保持时间不违例，则需Thold_slack>0。
若不考虑时钟偏斜，则Thold_slack=Tcq+Tco-Thold。
扩展：时钟抖动：两个时钟周期之间存在的差值，这种误差发⽣在时钟发⽣器内部，和晶振和PLL内部有关，布线对其没有影响。
主要表现在时钟频率上的不⼀定。
时钟偏斜：同样的时钟产⽣的多个⼦时钟信号之间的延时差异。
主要表现在时钟相位上的不确定。
影响时钟偏斜的原因：布线长度及负载，时钟偏斜⽆法避免。
DC 概论
Synopsys DC概论DC 概论之一setup time 与hold timesetup time 与hold time 在四楼有进一步的讨论。
其他还有：【关于建立时间(setup time)保持时间(hold time)以及时序的一些问题集合】：/bbs/viewthread.php?tid=3523&extra=page%3D1IC代码的综合过程可以说就是时序分析过程，dc会将设计打散成一个个路经，这些路经上有cell延迟和net延迟，然后dc会根据你加的约束，来映射库中符合这种延迟以及驱动的器件。
从而达到综合的目的。
dc的所有时序约束基础差不多就是setup time 和hold time。
可以用下面的图片说明：所谓setup time即建立时间，也就说数据在时钟到来之前保持稳定所需要的时间，hold time 即保持时间，也就是说在时钟到来之后数据需要保持稳定的时间。
在深入建立时间和保持时间之前。
先了解下dc中的路经以及start point ，end point。
所谓start point 就是：1. input port（顶层设计的输入端口）2.clock pin of sequential cell（触发器的clock pin）所谓的end point 就是：1 output port（顶层设计的输出端口）3.data pin of sequential cell（触发器的data pin）了解start point 和end point，就可以方便的了解dc是如何将设计打散成路经，一个设计中基本的路经分为4种，如下图：path1：input port to data pin of sequential cellpath2：input port to output portpath3：clock pin to data pin of next sequential cellpath4：clock pin to output port所有的设计也就这四种类型的路径。
时序分析基础：Setuphold，跨时钟域处理和亚稳态
时序分析基础：Setuphold，跨时钟域处理和亚稳态⼀、建⽴时间和保持时间Setup/holdTsetup和Thold内数据都稳定时，data1和data2才会正常被D触发器采样⼆、什么是亚稳态百度百科上说亚稳态是指触发器⽆法在某个规定时间段内达到⼀个可确认的状态。
当⼀个触发器进⼊亚稳态时，既⽆法预测该单元的输出电平，也⽆法预测何时输出才能稳定在某个正确的电平上。
讲⼈话就是，亚稳态就是在建⽴时间或保持时间⾥数据处于不够稳定的状态、正在变化的状态，下⾯以单bit跨时钟域处理为例⼦。
三、单bit跨时钟域中的亚稳态处理先说什么是时钟域，打个⽐⽅，FPGA的主控芯⽚⼯作在系统时钟之下，系统时钟由晶振产⽣为50MHz，如果不分频，板内的所有资源都⼯作在系统时钟之下，那么这就是⼀个时钟域clk_a。
同⼀个时钟域下的信号，综合以及布线⼯具可以在data路径或者clock路径上插⼊buffer使得每⼀个D触发器的setup/hold时间都满⾜，这个时候可以简化⼀下模型，把系统时钟看成clk_a域的理想时钟，并在时钟上升沿D触发器采样（实际上是建⽴时间这个时间段采样的）。
那么当另⼀个时钟域的信号data_b来了（⼀般是外设的标志位或者数据组），就是跨时钟域了，就可能发⽣下图情况。
这时就产⽣了亚稳态，这个数据是不稳定的，可能采样到0，也可能采样到1。
可能会导致信号⽑刺、逻辑判断混乱、振荡等问题。
消除亚稳态有三种⽅法，⼀是⽤多级DFF来延时，俗称打两拍。
打⼀拍的verlog代码如下always@(posedge clk or negedge rst_n)if(!rst_n)data_r<=0;elsedata_r<=data_b;View Code这样就会发⽣下图情况在时钟的上升沿对clk_b域的data_b采样，并将其值赋给clk_a域的data_r。
亚稳态判读出的是1值，data_r就像上图中的data_r，是⼀个稳态值，亚稳态已经消去；亚稳态判读出的是0值，data_r就像上图中的data_r‘，也是⼀个稳态值，亚稳态已经消去。
关于建立时间(setup time)保持时间(hold time)以及时序的一些问题集合
建立时间和保持时间giltch1.jpg图1建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。
如图1 。
数据稳定传输必须满足建立和保持时间的要求，当然在一些情况下，建立时间和保持时间的值可以为零。
QUOTE:DC，建立时间不满足，只能重新综合设计，并以违例路径为目标进行优化，以及对涉及到违例的组合逻辑以及子模块加紧约束。
保持时间不满足，可在布图前或者布图后再修改这些违例，通常布图后再修改。
因为布图前综合，时序分析采用统计线载模型，在布局前修正保持时间违例可能会导致布图后建立时间违例。
QUOTE:1、setup time的意义：为什么Data需要在Clock到达之前到达？其实在实际的问题中，setup time并不一定是大于零的，因为Clock到达时刻并不等同于latch的传输门A关闭的时刻（更何况这种关闭并不是绝对的和瞬间完成的），这之间有一个未知的延迟时间。
为使问题简化，假设Clock的到达时刻为传输门A关闭、传输们B打开的时刻。
如果Data没有在这之前足够早的时刻到达，那么很有可能内部的feedback线路上的电压还没有达到足够使得inv1翻转的地步（因为inv0有延时，Data有slope，传输门B打开后原来的Q值将通过inv2迫使feedback保持原来的值）。
如果这种竞争的情况发生，Q的旧值将有可能获胜，使Q不能够寄存住正确的Data值；当然如果feedback上的电压已经达到了足够大的程度也有可能在竞争中取胜，使得Q能够正确输出。
如果inv0、inv1和inv2的延时较大（Data的变化影响feedback和Q的时间越长），那么为了保证正确性就需要更大的setup time。
微电子笔试题
亚稳态Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。
建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。
输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。
保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。
如果hold time不够，数据同样不能被打入触发器。
建立时间(Setup Time)和保持时间（Hold time）。
建立时间是指在时钟边沿前，数据信号需要保持不变的时间。
保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。
如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现亚稳态(metastability)的情况。
如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。
在数字集成电路中，触发器要满足setup/hold的时间要求。
当一个信号被寄存器锁存时，如果信号和时钟之间不满足这个要求，Q端的值是不确定的，并且在未知的时刻会固定到高电平或低电平。
这个过程称为亚稳态（Metastability）。
一些关于微电子方面的笔试题（zz)1.FPGA和ASIC的概念，他们的区别。
（未知）答案：FPGA是可编程ASIC。
ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。
根据一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。
与门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点.2.建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。
建立时间、保持时间和时序约束条件
建立时间、保持时间和时序约束条件1、什么是建立时间（Tsu）和保持时间（Th）以上升沿锁存为例，建立时间是指在时钟翻转之前输入的数据D必须保持稳定的时间；保持时间是在时钟翻转之后输入数据D必须保持稳定的时间[1]。
如下图所示，一个数据要在上升沿被锁存，那么这个数据就要在时钟上升沿的建立时间和保持时间内保持稳定。
图1 建立时间和保持时间建立时间与保持时间，是对触发器（或者寄存器）和锁存器而言，以能够稳定准确的锁存或者触发为目的，对其输入数据信号保持稳定的时间要求，具体数值与具体器件的内部结构特点密切相关，不能人为控制。
建立时间和保持时间在时序分析中是一个很重要的准备知识，弄清楚这个两个时间对时序分析的原理的理解很有帮助。
2、根据内部结构分析建立时间和保持时间图2 经典的上升沿D触发器内部结构关于为什么会有建立时间和保持时间，我曾试图从触发器或锁存器内部的结构去分析和证实，但是看了许多资料，由于触发器的内部结构有很多，所以分析方法很多，说法也很多。
下面我选两个比较经典的结构来分析一下建立时间和保持时间。
以经典边沿触发的D触发器为例子，从内部结构上分析一下D触发器建立时间和保持时间。
这个说明主要来源于EETOP的一篇帖子，其结构在维基百科的触发器词条可以得到验证。
如上图所示，这是一个上升沿触发的D触发器，需要注意的是，图中的6个与非门都是有延迟的，也就是在某一时刻输入组合逻辑的数据，在一段时间之后才能影响其输出，这是产生建立时间和保持时间要求的最根本原因。
首先，我们在假设所有的与非门的延迟为0，叙述一下这个触发器的整体工作流程。
当CLK=0时，与非门G3和G4的输出均为1，输出的1反馈到G1和G2作为输入，导致G1和G2的输出分别为D和/D，输出的D和/D又反馈到G3和G4；而G5和G6在此期间一直锁存着之前的数据，不受输入影响。
图3 CLK=0时触发器内部信号详情当CLK=1时，与非门G3和G4的输出变为/D和D，输出到G5和G6作为输入，根据锁存器的原理，G5和G6最终会稳定的输出Q和/Q。
建立时间和保持时间关系详解
建立时间和保持时间关系详解图1建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。
如图1 。
数据稳定传输必须满足建立和保持时间的要求，当然在一些情况下，建立时间和保持时间的值可以为零。
PLD/FPGA开发软件可以自动计算两个相关输入的建立和保持时间。
个人理解：1、建立时间（setup time）触发器在时钟沿到来之前，其数据的输入端的数据必须保持不变的时间；建立时间决定了该触发器之间的组合逻辑的最大延迟。
2、保持时间（hold time）触发器在时钟沿到来之后，其数据输入端的数据必须保持不变的时间；保持时间决定了该触发器之间的组合逻辑的最小延迟。
关于建立时间保持时间的考虑华为题目：时钟周期为T，触发器D1的建立时间最大为T1max，最小为T1min。
组合逻辑电路最大延迟为T2max，最小为T2min。
问：触发器D2的建立时间T3和保持时间T4应满足什么条件？分析：Tffpd：触发器输出的响应时间，也就是触发器的输出在clk时钟上升沿到来之后多长的时间内发生变化并且稳定，也可以理解为触发器的输出延时。
Tcomb：触发器的输出经过组合逻辑所需要的时间，也就是题目中的组合逻辑延迟。
Tsetup：建立时间Thold：保持时间Tclk：时钟周期建立时间容限：相当于保护时间，这里要求建立时间容限大于等于0。
保持时间容限：保持时间容限也要求大于等于0。
由上图可知，建立时间容限＝Tclk-Tffpd(max)-Tcomb(max)-Tsetup，根据建立时间容限≥0，也就是Tclk-Tffpd(max)-Tcomb(max)-Tsetup≥0，可以得到触发器D2的Tsetup≤Tclk-Tffpd(max)-Tcomb(max)，由于题目没有考虑Tffpd，所以我们认为Tffpd＝0，于是得到Tsetup≤T-T2max。
setup time 与 hold time
Setup Time 与 Hold Time版权声明：转载时请以超链接形式标明文章原始出处和作者信息及本声明 /bb2hh-logs/20463915.html第一章 DC 概论之一 setup time 与 hold timeic 代码的综合过程可以说就是时序分析过程， dc 会将设计打散成一个个路经， 这些路经上有 cell 延迟和 net 延迟，然后 dc 会根据你加的约束，来映射库中符 合这种延迟以及驱动的器件。
从而达到综合的目的。
dc 的所有时序约束基础差 不多就是 setup time 和 hold time。
可以用下面的图片说明：所谓 setup time 即建立时间，也就说数据在时钟到来之前保持稳定所需要的 时间， hold time 即保持时间，也就是说在时钟到来之后数据需要保持稳定的时间。
在深入建立时间和保持时间之前。
先了解下 dc 中的路经以及 start point ，end point。
所谓 start point 就是： 1. input port（顶层设计的输入端口） 2.clock pin of sequential cell（触发器的 clock pin） 所谓的 end point 就是： 1 output port（顶层设计的输出端口） 3.data pin of sequential cell（触发器的 data pin） 了解 start point 和 end point，就可以方便的了解 dc 是如何将设计打散成路经， 一个设计中基本的路经分为 4 种，如下图：path1： input port to data pin of sequential cell path2：input port to output port path3：clock pin to data pin of next sequential cell path4：clock pin to output port 所有的设计也就这四种类型的路径。
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建立时间和保持时间giltch1.jpg图1建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。
如图1 。
数据稳定传输必须满足建立和保持时间的要求，当然在一些情况下，建立时间和保持时间的值可以为零。
QUOTE:DC，建立时间不满足，只能重新综合设计，并以违例路径为目标进行优化，以及对涉及到违例的组合逻辑以及子模块加紧约束。
保持时间不满足，可在布图前或者布图后再修改这些违例，通常布图后再修改。
因为布图前综合，时序分析采用统计线载模型，在布局前修正保持时间违例可能会导致布图后建立时间违例。
QUOTE:1、setup time的意义：为什么Data需要在Clock到达之前到达？其实在实际的问题中，setup time并不一定是大于零的，因为Clock到达时刻并不等同于latch的传输门A关闭的时刻（更何况这种关闭并不是绝对的和瞬间完成的），这之间有一个未知的延迟时间。
为使问题简化，假设Clock的到达时刻为传输门A关闭、传输们B打开的时刻。
如果Data没有在这之前足够早的时刻到达，那么很有可能内部的feedback线路上的电压还没有达到足够使得inv1翻转的地步（因为inv0有延时，Data有slope，传输门B打开后原来的Q值将通过inv2迫使feedback保持原来的值）。
如果这种竞争的情况发生，Q的旧值将有可能获胜，使Q不能够寄存住正确的Data值；当然如果feedback上的电压已经达到了足够大的程度也有可能在竞争中取胜，使得Q能够正确输出。
如果inv0、inv1和inv2的延时较大（Data的变化影响feedback和Q的时间越长），那么为了保证正确性就需要更大的setup time。
所以在实际测量setup time的时候，需要选取工艺中最慢的corner进行仿真测量。
2、、hold time的意义：为什么Data在Clock到达之后仍然要保持一段时间？和setuptime的情况不一样，因为Clock到达时刻并不等同于latch的传输门A完全关闭的时刻。
所以如果Data没有在Clock到达之后保持足够长的时间，那么很有可能在传输门A完全关闭之前Data就已经变化了，并且引起了feedback的变化。
如果这种变化足够大、时间足够长的话，很有可能将feedback 从原本正确的低电压拉到较高电压的电压。
甚至如果这种错误足够剧烈，导致了inv1和inv2组成的keeper 发生了翻转，从而彻底改变了Q的正确值，就会导致输出不正确。
当然，如果这种错误电压不是足够大到能够改变keeper的值，就不会影响到Q的正确输出。
如果inv0、inv1和inv2的延时较小（Data的变化影响feedback和Q的时间越短），那么为了保证正确性，就需要更大的hold time。
所以在实际测量hold time的时候，需要选取工艺中最快的corner进行仿真测量。
QUOTE:时钟周期为T,触发器D1的时钟沿到来到触发器Q变化的时间Tco（CLK--Q）最大为T1max,最小为T1min,逻辑组合电路的延迟时间最大为T2max，最小为T2min，问触发器D2的建立时间和保持时间。
最终答案：T3setup<T-T1max-T2max，T3hold<T1min+T2minmaxbird：D2的保持时间就是时钟沿到来之后,D2的数据输入端要保持数据不变的时间,这个时间是由D1和D2之间的组合逻辑时延决定的。
例如:假设D1和D2之间的组合逻辑时延为2ns,时钟周期为10ns,这意味着在时钟沿来到后，D1输出的新数据要过2ns才会到达D2的数据输入端，那么在这2ns内，D2的数据输入端保持的还是上一次的旧数据，其值不会立即更新，假设D2的最小保持时间为3ns,这意味时钟沿到来后，D2的数据输入端的值在3ns内不能有变化，回到问题的关键，由于D1在时钟沿到来后的输出结果，经过2ns的组合逻辑延时便到达了D2的输入端，而D2要求在时钟沿到来后的3ns内其输入端的值不能改变，这样D2的保持时间就得不到满足，所以D2的保持时间必须小于等于2ns。
至于说T2min为0时的情况，其实T2min是永远不能为0的，即使是一根导线其时延也是不可能为0的，这就是为什么移位寄存器的两个触发器之间连的只是一根导线，导线后端触发器的保持时间却还是可以满足的原因，其实移位寄存器中触发器的保持时间可以看成是小于等于其间导线的时延。
建立时间：触发器在时钟沿来到前，其数据输入端的数据必须保持不变的时间;保持时间：触发器在时钟沿来到后，其数据输入端的数据必须保持不变的时间。
因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。
这就是为什么要用两级触发器来同步异步输入信号。
这样做可以防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中，导致亚稳态的传播。
两级触发器可防止亚稳态传播的原理：假设第一级触发器的输入不满足其建立保持时间，它在第一个脉冲沿到来后输出的数据就为亚稳态，那么在下一个脉冲沿到来之前，其输出的亚稳态数据在一段恢复时间后必须稳定下来，而且稳定的数据必须满足第二级触发器的建立时间，如果都满足了，在下一个脉冲沿到来时，第二级触发器将不会出现亚稳态，因为其输入端的数据满足其建立保持时间。
同步器有效的条件：第一级触发器进入亚稳态后的恢复时间+ 第二级触发器的建立时间< = 时钟周期。
（编者注：maxbird在该部分详细说明了建立时间和保持时间的概念，以及如果不满足二者可能导致的亚稳态的传播。
注意这里说的建立时间和保持时间都是针对时钟而言的，在进行时序约束时所指的就是这种，而很多网友以前学习的建立时间保持时间的概念是针对信号而言的，所指的对象不同，分析出来的结论完全相反，一定注意不要混淆。
）lh1688：不考虑CLOCK SKEW情况下。
D2的建立时间要求：Tco1＋T1(logic delay)＋Tsetup2 < Tc （CLOCK周期) 。
那么Tsetup2 < Tc（CLOCK 周期) －（Tco1＋T1）。
这个应该比较容易理解。
相对的保持时间实际就是路径的总延时（Tco1＋T1）。
保持时间Thold2 < （Tco1＋T1）。
建立时间与保持时间概述（EETOP）关于建立时间和保持时间,如下图普及一下基础知识先:其中Tcq 触发器时钟到数据输出的延时，Tcd 时钟的延时参数Tpd 组合逻辑的延时，Tsetup 触发器的保持时间。
因为数据到达触发器的时间至少要比时钟沿早一个建立时间，则有Tcq+Tpd+Tsetup+T，建立时间裕量=T时钟周期+Tcd,由于T建立时间裕量>0。
所以要求的最小时钟周期即为T=Tcq+Tpd+Tsetup-Tcd时钟周期为T,触发器D1的时钟沿到来到触发器Q变化的时间Tco（CLK--Q）最大为T1max,最小为T1min,逻辑组合电路的延迟时间最大为T2max，最小为T2min，问触发器D2的建立时间和保持时间。
该题最终答案：T3setup< FONT>maxbird：D2的保持时间就是时钟沿到来之后,D2的数据输入端要保持数据不变的时间,这个时间是由D1和D2之间的组合逻辑时延决定的。
例如:假设D1和D2之间的组合逻辑时延为2ns,时钟周期为10ns,这意味着在时钟沿来到后，D1输出的新数据要过2ns才会到达D2的数据输入端，那么在这2ns内，D2的数据输入端保持的还是上一次的旧数据，其值不会立即更新，假设D2的最小保持时间为3ns,这意味时钟沿到来后，D2的数据输入端的值在3ns内不能有变化，回到问题的关键，由于D1在时钟沿到来后的输出结果，经过2ns的组合逻辑延时便到达了D2的输入端，而D2要求在时钟沿到来后的3ns内其输入端的值不能改变，这样D2的保持时间就得不到满足，所以D2的保持时间必须小于等于2ns。
至于说T2min 为0时的情况，其实T2min是永远不能为0的，即使是一根导线其时延也是不可能为0的，这就是为什么移位寄存器的两个触发器之间连的只是一根导线，导线后端触发器的保持时间却还是可以满足的原因，其实移位寄存器中触发器的保持时间可以看成是小于等于其间导线的时延。
建立时间：触发器在时钟沿来到前，其数据输入端的数据必须保持不变的时间;保持时间：触发器在时钟沿来到后，其数据输入端的数据必须保持不变的时间。
如下图：因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。
这就是为什么要用两级触发器来同步异步输入信号。
这样做可以防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中，导致亚稳态的传播。
两级触发器可防止亚稳态传播的原理：假设第一级触发器的输入不满足其建立保持时间，它在第一个脉冲沿到来后输出的数据就为亚稳态，那么在下一个脉冲沿到来之前，其输出的亚稳态数据在一段恢复时间后必须稳定下来，而且稳定的数据必须满足第二级触发器的建立时间，如果都满足了，在下一个脉冲沿到来时，第二级触发器将不会出现亚稳态，因为其输入端的数据满足其建立保持时间。
同步器有效的条件：第一级触发器进入亚稳态后的恢复时间 + 第二级触发器的建立时间 < = 时钟周期。
maxbird在该部分详细说明了建立时间和保持时间的概念，以及如果不满足二者可能导致的亚稳态的传播。
注意这里说的建立时间和保持时间都是针对时钟而言的，在进行时序约束时所指的就是这种，而很多网友以前学习的建立时间保持时间的概念是针对信号而言的，所指的对象不同，分析出来的结论完全相反，一定注意不要混淆。
不考虑CLOCK SKEW情况下。
D2的建立时间要求：Tco1＋T1(logic delay)＋Tsetup2 <Tc（CLOCK 周期) 。
那么Tsetup2 < Tc（CLOCK 周期)－（Tco1＋T1）。
这个应该比较容易理解。
相对的保持时间实际就是路径的总延时（Tco1＋T1）。
保持时间Thold2 <（Tco1＋T1）。