第五章 触发器、简单计数器和寄存器
数电基础---锁存器，触发器与寄存器
数电基础---锁存器，触发器与寄存器你强任你强，清风过⼭岗你横任你横，明⽉照⼤江少说多做锁存器，触发器与寄存器在数字电路中需要具有记忆功能的逻辑单元。
能够存储1位⼆值信号的基本单元电路统称为触发器。
触发器具有两个基本特点：1，具有两个能⾃⾏保持的稳定状态，⽤来表⽰逻辑状态的0和1，或⼆进制数的0和1。
(能保持)2，在触发信号的操作下，根据不同的输⼊信号可以置成1或0状态。
（能置位）这⾥定义⾥⾯的触发信号很重要，触发器重要的在于触发锁存器锁存器与触发器的区别在于触发信号的有⽆锁存器的置1和置0操作是由输⼊的置1或置0信号直接完成的，不需要触发信号的触发。
SR锁存器⽤两个或⾮门组成的SR锁存器结构SR锁存器也可以⽤两个与⾮门来组成SR锁存器的真值表这⾥拿与⾮门组成的SR锁存器来分析当S D′为0，R D′为1的时候，因为与⾮门的作⽤，Q为1，Q′为0。
（置位）当R D′为0，S D′为1的时候，因为与⾮门的作⽤，Q′为1，Q为0。
（复位）当R D′为1，S D′也为1的时候，因为与⾮门的作⽤，Q与Q′的值将保持不变。
（对于上⾯的与⾮门来说，1与Q′先进⾏与运算为Q′，再进⾏⾮运算得到的输出为Q）（保持）当R D′为0，S D′也为0的时候，因为与⾮门的作⽤，Q为1，Q′也为1。
如果下⼀时刻S D′为0，R D′为1的时候，Q为1，Q′为0，就⼜回到了置位的状态，这种情况下好像没什么事情，只不过中间出现Q与Q′全为1的情况，每个状态我们都是可以确定的。
但如果R D′为0，S D′也为0，下⼀时刻R D′为1，S D′也为1，因为两个门期间的输出延时不同，会造成输出结果的不确定性，⽐如两个器件的输出延时相同，则会导致输出都为0，之后输出都为1，之后反复震荡 ......如果上⾯的与⾮门输出⽐较快，则Q为0，下⾯的门电路再输出为1,如果下⾯的⽐较快也同理，这就会出现，如果输⼊全为0，再全为1，会导致输出结果的不确定性，在使⽤这种锁存器时，要注意不能出现这种情况，应该避免出现这种情况，即要遵守S D R D=0的条件。
第五章触发器
数字电子技术第五章 触发器1. 触发器是 。
2. 触发器有两个稳定的状态，可用来存储数码 和 （只要电源不断电）。
触发器按其逻辑功能可分为 触发器、 触发器、 触发器、 触发器等四种类型。
按触发方式可以分为： 、 、 。
3. 触发器有 个稳定状态，通常用 端的输出状态来表示触发器的状态。
4. 或非门构成的SR 锁存器的输入为 S =1、R =0，当输入S 变为0时，触发器的输出将会（ ）。
（A ）置位 （B ）复位 （C ）不变5. 与非门构成的SR 锁存器的输入为0 0==R S 、，当两输入的0状态同时消失时，触发器的输出状态为（ ）（A ）1 0==Q Q 、 （B ）0 1==Q Q 、 （C ）1 1==Q Q 、（D ）状态不确定 6. 触发器引入时钟脉冲的目的是（ ）（A ）改变输出状态（B ）改变输出状态的时刻受时钟脉冲的控制（C ）保持输出状态的稳定性7. 与非门构成的SR 锁存器的约束条件是（ ）（A ）0=+R S （B ）1=+R S （C ）0=⋅R S （D ）1=⋅R S8. “空翻”是指（ ）（A ）在时钟信号作用时，触发器的输出状态随输入信号的变化发生多次翻转（B ）触发器的输出状态取决于输入信号（C ）触发器的输出状态取决于时钟信号和输入信号（D ）总是使输出改变状态9. JK 触发器处于翻转时，输入信号的条件是（ ）(A)J =0 , K =0 (B)J =0 , K =1 (C) J =1 , K =0 (D)J =1 , K =110. J =K =1时，JK 触发器的时钟输入频率为120Hz ，Q 输出为（ ）（A）保持为高电平（B）保持为低电平（C）频率为60Hz的方波（D）频率为240Hz的方波*，则输入信号为（）11. JK触发器在CP的作用下，要使QQ（A）J=K=0 （B）J=1 , K=0 （C）J=K=Q （D）J=0 , K=112. 下列触发器中，没有约束条件的是（）（A）SR锁存器（B）主从JK触发器（C）钟控RS触发器13. 某JK触发器工作时，输出状态始终保持为1，则可能的原因有（）（A）无时钟脉冲输入（B）J=K=1 （C）J=K=0 （D）J=1 , K=0 14. 归纳基本RS触发器、同步触发器、主从触发器和边沿触发器触发翻转的特点。
寄存器_触发器_锁存器区别与联系
1.1 寄存器在实际的数字系统中，通常把能够用来存储一组二进制代码的同步时序逻辑电路称为寄存器．由于触发器有记忆功能，因此利用触发器可以方便地构成寄存器。
由于一个触发器能够存储一位二进制码，所以把n个触发器的时钟端口连接起来就能构成一个存储n位二进制码的寄存器。
1.2 锁存器由若干个钟控D触发器构成的一次能存储多位二进制代码的时序逻辑电路。
数据有效迟后于时钟信号有效。
这意味着时钟信号先到，数据信号后到。
在某些运算器电路中有时采用锁存器作为数据暂存器。
1.3 缓冲器缓冲器相当于一个寄存器，暂时保存数据.缓冲是用来在两种不同速度的设备之间传输信息时平滑传输过程的常用手段。
除了在关键的地方采用少量硬件缓冲器之外，大都采用软件缓冲。
软件缓冲区是指在I/O操作期间用来临时存放输入/输出数据的一块存储区域。
在操作系统中，引入缓冲的主要原因如：缓和CPU与l/0设备间速度不匹配的矛盾。
一般情况下，程序的运行过程是时而进行计算，时而进行输入或输出。
以输出为例，如果没有缓冲，则程序在输出时，必然由于打印机的速度跟不上而使CPU停下来等待;然而在计算阶段，打印机又无事可做。
如果设置一个缓冲区，程序可以将待输出的数据先输出到缓冲区中，然后继续执行;而打印机则可以从缓冲区取出数据慢慢打印。
1.4 寄存器和锁存器的区别（1）寄存器是同步时钟控制，而锁存器是电位信号控制。
（2）寄存器的输出端平时不随输入端的变化而变化，只有在时钟有效时才将输入端的数据送输出端（打入寄存器），而锁存器的输出端平时总随输入端变化而变化，只有当锁存器信号到达时，才将输出端的状态锁存起来，使其不再随输入端的变化而变化可见，寄存器和锁存器具有不同的应用场合，取决于控制方式以及控制信号和数据之间的时间关系：若数据有效一定滞后于控制信号有效，则只能使用锁；数据提前于控制信号而到达并且要求同步操作，则可用寄存器来存放数据。
一、锁存器1. 锁存器的工作原理锁存器不同于触发器，它不在锁存数据时，输出端的信号随输入信号变化，就像信号通过一个缓冲器一样；一旦锁存信号起锁存作用，则数据被锁住，输入信号不起作用。
计数器和触发器的基本原理
计数器和触发器的基本原理计数器和触发器是数字电路中的重要组件，它们被广泛应用于各种数字设备中，如电脑、手机、摄像机等。
它们的作用是对信号进行处理和转换，实现各种计算和控制功能。
本文将简要介绍计数器和触发器的基本原理。
一、计数器（Counter）计数器是一种可以记录电路中信号的个数的装置。
通常，计数器接收一个外部时钟信号作为输入，并根据时钟信号将二进制数值逐渐加1或减1。
当计数器的输出达到预设值时，它会发出一个输出信号。
计数器可以分为同步计数器和异步计数器两种类型。
同步计数器是在时钟信号的影响下同步计数的计数器。
它在计数的过程中，每当接收到一个时钟脉冲，就会将计数值加1。
同步计数器的输出信号表明计数值已经达到了预设值。
异步计数器是在基本电路的帮助下进行的计数器。
在异步计数器中，输出信号与输入信号同步时发生。
通常，它通过一个加法器来使计数器在2的幂次方上计数。
异步计数器可以通过简单的电路来构成，用于把电流转化为二进制信号。
在数字设备中，计数器被广泛应用于计数、定时、频率合成等场合中。
二、触发器（Flip-Flop）触发器是数字电路中一个重要的元件，它是一种存储器设备，可以将输入信号转换成一个二值状态，并将其输出。
触发器可以分为RS触发器、D触发器、JK触发器、T触发器等种类，具体实现方式略有不同。
RS触发器通常用基本逻辑门来实现。
RS触发器有两个输入端和两个输出端。
当输入为0时，输出信号不变；当输入为1时，输出信号发生反转。
D触发器是一种常用的触发器，它将输入信号进行存储。
它具有一个数据输入端(D)和时钟输入(C)，并且它只有一个输出端。
D触发器时钟上升沿发生时，它将数据输入端(D)的当前状态保存到它的输出端中，这个输出值将一直保持到下一次时钟上升沿的时候。
JK触发器与RS触发器相似，但它有三个输入端。
JK触发器有一个时钟输入端(C)、一个数据输入端(J)和一个置位输入端(K)。
JK触发器的输出信号与输入信号有关，但它具有独特的置位和复位功能，能够避免出现数据冲突和互锁现象。
《数字电子技术与接口技术试验教程》课件第5章
第5章 基于HDL的时序逻辑电路实验
图5-2 边沿D触发器的仿真结果
9
第5章 基于HDL的时序逻辑电路实验 (2) 边沿D触发器的VHDL源代码如下：
--Behavioral D Flip-Flop with Clock Enable and Asynchronous Reset
entity Dflipflop is Port (D,clk,rst,ce : in STD_LOGIC; Q : out STD_LOGIC);
architecture Behavioral of DFF is begin
process(clk, rst,D) begin
if (CLK'event and CLK='1') then if rst ='1' then Q <= '0'; else Q<=D; end if;
end if; end process; end Behavioral;
end if; end process; end Behavioral;
13
第5章 基于HDL的时序逻辑电路实验
(3) 带有置位和清零端的边沿D触发器的约束文件规定
如下：
#Basys2约束文件： NET "clk" LOC ="B8"; //时钟
#Basys2约束文件： NET "clk" LOC ="B8"; //时钟
end Dflipflop;
architecture Behavioral of Dflipflop is begin
process(clk, rst,D,ce)
时序逻辑电路(触发器、计数器、寄存器等)
Qn+1 Q
n
功能
Q n 1 Q n 保持 Q n 1 Q n 保持 Q n 1 1 置 1 Q n 1 0 置 0
不允许
0 1 1 1 0 0 不用 不用
特 性 表
1 1 1 1 1 1 1
特性 方程
Q n 1 S R Q n CP=1期间有效 RS 0
3
n 1 Q2 Q1n n 1 n Q Q 1 0 n 1 n Q Q 2 0 n Y Q1nQ2
n n 1 1 Q2 1 0 2 n n 1 1 Q 1 0 1 1 n n 1 1 01 Q 1 0 0 0
不 置 变 0
不 变
不 变
不 变
2、同步JK触发器
Q Q Q Q Q Q
G1 & G3 & J
& G2 & G4
Q J CP
Q K 1J C1 1K
CP K (a) 逻辑电路
J CP K (b) 曾用符号
J CP K (c) 国标符号
将S=JQn、R=KQn代入同步RS触发器的特性方程，得 同步JK触发器的特性方程：
Q
n 1
S R Q JQ KQ Q
n n n n n
n
JQ K Q
CP=1期间有效
特性表
CP 0 1 1 1 1 1 1 1 1 J × 0 0 0 0 1 1 1 1 K × 0 0 1 1 0 0 1 1 Qn × 0 1 0 1 0 1 0 1 Qn+1 Q
n
功能
Q n 1 Q n 保持 Q n 1 Q n 保持
特性表（真值表）
态现 ，态 也： 就触 是发 触器 发接 器收 原输 来入 的信 稳号 定之 状前 态的 。状
电路中的计数器和触发器
电路中的计数器和触发器计数器和触发器是电路中常用的数字逻辑元件，它们在电子设备和计算机系统中扮演着重要的角色。
本文将重点介绍计数器和触发器的基本原理、工作方式以及应用领域。
一、计数器计数器是一种能够在一定条件下实现自动计数的电子元件。
它能够按照一定规律进行数字计数，并在达到预设值时产生相应的输出信号。
常见的计数器有二进制计数器、十进制计数器等。
1. 二进制计数器二进制计数器是最基本的计数器之一。
它使用二进制数字表示计数值，每次计数递增或递减1。
例如，一个4位二进制计数器可以从0000计数到1111，在达到1111后重新回到0000。
二进制计数器通常由触发器构成，触发器在计数信号的驱动下进行状态变化。
2. 十进制计数器十进制计数器是按照十进制数字进行计数的计数器。
它通常由多个二进制计数器组合而成，每个二进制计数器负责计数一个十进制位。
例如，一个4位十进制计数器可以从0000计数到9999，在达到9999后重新回到0000。
3. 同步计数器和异步计数器计数器可以分为同步计数器和异步计数器。
同步计数器的各个触发器按照统一的时钟信号进行状态变化，计数过程同步进行。
而异步计数器的各个触发器可以独立地进行状态变化，计数过程异步进行。
二、触发器触发器是一种能够储存和改变输入信号状态的器件。
它可以进行状态的存储和传递，常用于电路中的时序控制和存储元件。
常见的触发器有RS触发器、D触发器、JK触发器等。
1. RS触发器RS触发器是最简单的触发器之一。
它由两个交叉连接的非门和一个反馈路径构成。
RS触发器有两个输入端S和R，通过控制这两个输入端的状态，可以实现触发器的置位（Set）和复位（Reset）操作。
2. D触发器D触发器是基于RS触发器发展而来的触发器。
它只有一个输入端D，通过时钟信号的控制实现输入信号的存储和传递。
D触发器常用于时序控制电路和寄存器中。
3. JK触发器JK触发器是一种全功能触发器，可以实现RS触发器和D触发器的所有功能，同时具有更高的稳定性。
电路基础原理数字电路中的计数器与触发器
电路基础原理数字电路中的计数器与触发器电路基础原理——数字电路中的计数器与触发器作为电子技术的基础，数字电路在现代科技中扮演着重要的角色。
在数字电路中，计数器与触发器是两个非常重要的组件。
它们的存在使得数字电路可以进行计数和存储信息的工作。
本文将深入探讨计数器与触发器的原理及其在电路设计中的应用。
一、计数器的工作原理计数器是一种能够按照一定的规律对输入信号进行计数的电路。
它通常由触发器、逻辑门和计数控制线构成。
1.触发器触发器是计数器的核心组件之一。
它可以存储和传输二进制信息。
常见的触发器有RS触发器、D触发器和JK触发器。
其中JK触发器最为常用，因为它既可以实现同步计数，也可以实现异步计数。
2.逻辑门逻辑门负责对输入信号进行逻辑运算和控制。
常见的逻辑门有与门、或门、非门和异或门等。
通过逻辑门的组合运算，可以实现复杂的计数器功能。
3.计数控制线计数控制线是计数器的输入线路，它负责控制计数器的计数规律。
比如，一个4位二进制计数器就需要4根计数控制线。
计数器工作的关键在于通过逻辑门控制触发器的状态改变。
比如，在一个2位计数器中，当第一个触发器的输出为1时，第二个触发器根据逻辑门的运算结果决定是否要翻转输出。
二、计数器的应用计数器在数字电路中有着广泛的应用。
下面以一个简单的例子来说明计数器在数码显示器中的应用。
数码显示器是一种能够显示数字的设备，它通常由七段数码管构成。
每个数码管有七根输入线，通过控制输入线的电平可以显示不同的数字。
在一个4位数码显示器中，可以通过一个4位二进制计数器来控制显示的数字。
当计数器按照规律计数时，通过逻辑门的控制，将对应的输出信号传递给数码管，就可以显示从0到9的数字。
这只是计数器应用的一个简单例子。
在实际应用中，计数器还可以用于时序控制、分频器、频率测量等方面。
三、触发器的工作原理触发器是一种能够存储和传输信号的电路，它有两种状态：SET和RESET。
触发器通常由几个门电路组成，比如RS触发器由两个与非门组成，D触发器由与门和非门组成。
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55
• Jhonson计数器——同步计数器
输出频率fo与输入频率fi 的关系：fi = 2N*fo（N 为触发器个数）
56
• 循环移位寄存器
57
58
• 74LS393
双四位二进制计数器
59
• 通过计数器输出来控制信号生成
例:假定需要用一组时序脉冲来控制某一生产过程中的三种活动 E1,E2,E3，要求按以下序列出现： 1)E1必须按有效->无效->有效的顺序变化； 2)E2须等到E1第一次处于有效且变为无效后才能出现； 3)E3在E1第二次处于有效状态并且只有当E2变为无效后才能变 为有效，E3必须先于E1变为无效
38
39
CP J K Qm Q
40
CP
J K
Qm
Qs
41
•在画主从触发器的波形图时
触发器的触发翻转发生在时钟脉冲的下降沿
判断触发器次态的依据是时钟脉冲下降沿前一瞬 间输入端的状态
42
• 练习：已知主从JK触发器J、K的波形如图所示，
画出输出Q的波形图（设初始状态为0）。
1 2 3 4 5 6
CP J K
Q
43
• 带异步置0，置1的主从JK触发器
44
• 边沿触发器
触发器的次态只取决于时钟信号上升沿（或下降沿）到 达时刻的输入信号的状态。
例：已知边沿D触发器(正边沿翻转）的时钟信号和输入信 7 CP 号如图所示，试画出 Q 端的波形，设触发器的初态为Q=0。
8 CP 1 0 t D 0 t Q
• 寄存器 • 基本功能：寄存器主要是暂存数据或代码； • 寄存器由触发器组成，结构简单； • 分类
按结构分：串入串出/串入并出/并入串出/并入并出 按功能分：简单寄存器/移位寄存器
65
• 并行输入/并行输出寄存器
所有的触发器都有独立的输入输出线
66
• 移位寄存器
在每个脉冲作用下，将存储器所存储的各位数据，
4
• 时序电路按触发脉冲输入方式的不同分为
同步时序电路
各触发器状态的变化受同一个时钟脉冲控制，它们的状态 在同一时刻更新。
异步时序电路
各触发器状态的变化不受同一个时钟脉冲控制，电路的状
态更新不是同时发生的。
5
波形图
时钟信号是时序逻辑里决定逻辑单元中的状态何时更新的； 现态：时钟脉冲激励到达之前的输出值 ； 次态：时钟脉冲激励到达时的输出值，时钟脉冲激励到达后， 次态变为现态。
Combinational Logic （g） OUTPUT(O)
E=f(I,St) St+1=f(St,E) O=g(St)
Moore 机时序电路模型
Excitation Variables
INPUT(t)
Combinational Transform (f)
(E) Memory CLK State Variables M （S）
0
0
1
若初态 Q n = 1 若初态 Q n = 0 n 无论初态Q n为0或1，触发器的次态 Q 、Q n都为1
。
Qn≠ Q n
15
R=1 、 S=0
无论初态为0或1，锁存器的次态为1。 信号消失后新的 状态将被记忆下来。 0
S’ G1 &
1
Q
1
0
S’
G1
&
0
Q
1
G2 & R’ Q
G2 & R’ Q
Combinational Logic （g） OUTPUT(O)
E=f(I,St)
St+1=f(St,E) O=g(I,St)
Mealy 机时序电路模型
区别：输出如何产生
11
Content
1
2 3 4
时序电路模型
触发器
计数器
寄存器
• 触发器
• 分类
触发器是构成时序逻辑电路的基本逻辑部件。 两个稳定的状态：0状态和1状态； 在不同的输入情况下，可以被置成0状态或1状态； 功能:当输入信号消失后，所置成的状态能够保持不变。 按功能分 RS触发器 D触发器 JK触发器 T触发器 按结构分 基本RS触发器 同步触发器 主从触发器 边沿触发器
CP ＞ C1
T 触发器
49
RS 触发器
Content
1
2 3 4
时序电路模型
触发器
计数器
寄存器
• 计数器功能：累计输入脉冲的个数。 • 不仅可以用来计数、 分频， 还可以对系统进
行定时、顺序控制等， 是数字系统中应用最 广泛的时序逻辑部件之一。
51
• 异步计数器
触发器的状态不是同时改变
1
0
0
1
若初态 Q
n
若初态 Q
16
n
= 1
= 0
R=0 、 S=1
无论初态为0或1，锁存器的次态为0态。 信号消失后新 的状态将被记忆下来。 1
S’ G1 &
1
Q
0
1
S’
G1 & Q
0
0
G2
G2 & Q R’ Q
&
R’
0 若初态 Q
17
1
n
0
若初态 Q
n
1 = 0
1
= 1
R=1、S=1
1
状态不变
E=f(I)
St+1=f(St,E)
O=g(St)
9
简单时序计数器模型
E=f(St) St+1=f(St,E)
O=g(St)
10
Excitation Variables
INPUT(t)
Combinational Transform (f)
(E) Memory CLK State Variables M （S）
号如图所示，试画出 Q 和 Q 端的波形，设触发器的初态为 Q=0。
cp
S 0 R
t
t
0
t
28
cp
S 0 R 0
t
t
t
Q
Q’
29
•同步D触发器
将S=D、R=D代入同步RS触发器的特性方程， 得同步D触发器的特性方程：
Q
n 1
S R Q D DQ D （CP=1期间有效）
n n
6
Excitation Variables
INPUT(t)
Combinational Transform (f)
(E) Memory CLK State Variables M （S）
Combinational Logic （g） OUTPUT(O)
时序电路模型
7
组合逻辑通用时序模型
8
时序延迟模型
13
• 基本RS触发器
S Q R Q’
逻辑符号 “与非”配置的R-S触发器
S Q
R
Q’
逻辑符号 “或非”配置的R-S触发器
14
现态：R、S信号作用前Q端的状态； 次态：R、S信号作用后Q端的状态。
R=0、S=0
S’
状态不确定
1
Q
0
G1 &
1
S’
0
G1 &
0
1
Q
G2 & R’ Q
G2
1
& R’
Q
S’
G1
&
1
Q
1
S’
1
G1 &
0
Q
0
G2 & R’ Q
G2
0
& R’
Q
1 若初态 Q
n
1 = 1
若初态 Q
n
1
= 0
18
S’
Q
SD 1 0 1 0
RD 0 1 1 0
Q 0 1 不变 不确定
功能 置0 置1 保持
R’
Q’
19
真值表
R’ Qn S’
S’
0 0 0 0 1 1
R’ Qn Qn+1
0 0 1 1 0 0 0 1 0 1 0 1 × × 1 1 0 0
解决： 每个CP周期里输 出端的状态只能改变一 次.
=>
主从触发 边沿触发
电平触发方式
35
• 主从RS触发器 • 主从触发器的工作分两
步走
在CP上升沿开始的高电 平期间，主触发器改变 状态； 在CP 下降沿到来时， 从触发器改变状态。 触发器输出在CP下降沿 改变。
36
37
• 主从JK触发器
33
K 0 0 1 1 0 0 1 1
Qn Qn+1 Function 0 1 0 1 0 1 0 1 0 1 0 0 1 1 1 0
Hold Hold Reset Reset Set Set Toggle Toggle
CP
J K Q Q’
34
• 同步触发器的空翻
同步触发器在一个CP脉冲作用后，出现两次或两次以 上翻转的现象称为空翻。
S
00 0
1
01
11
10
0
1
0
0
1
1
×
×
Qn+1=S+R’Qn SR=0 (约束条件)