寄存器与计数器(2)PPT
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cpu工作原理ppt课件
·（ M） IR
·IR操 作码译码，识别MOV指令
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15
在第二个CPU周期，CPU根据译码结果， 进行指令所要求的操作。
具体操作如下： ·送控制信号到ALU ·ALU响应控制信号，将R1的内容送入R0
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16
二、LAD指令的指令周期
LAD指令是一条RS指令，其指令周期需3 个CPU周期。各周期的具体操作如下：
对于CPU周期，可以规定其为固定长度， 也可以采用不固定长度。
我们后面的讨论都建立在：假定CPU周期 是固定长度，并以读取一个指令字的时间 作为一个CPU周期。
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13
5.2.2 典型指令的指令周期 设有一段程序： 101 MOV R0，R1 ；（R1）→ R0 102 LAD R1，6 ；（6）→ R1 103 ADD R1，R2 ；（R1）+（R2）→ R2 104 STO R2，（R3） 105 JMP 101 ；无条件转移到101单元 106 AND R1，R3
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9
根据设计方法不同，操作控制器可分为三 种类型：
①时序逻辑型
采用时序逻辑电路设计实现操作控制器。 这种控制器称为硬布线控制器。
②存储逻辑型
采用存储逻辑设计实现操作控制器。这 种控制器称为微程序控制器。
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10
5.2 指令周期
5.2.1 基本概念 .指令周期：取出并执行一条指令的时间。 ·CPU周期：又称为机器周期，若干个CPU 周期构成一个指令周期。常用 访问一次内存所花的时间来规 定CPU周期。 ·时钟周期：又称为T周期，若干个时钟周期构成 一个CPU周期。它是处理操作的最小 时间单位。
D
&
&
计算机导论第五章_计算机组成
17:28 25
只读存储器 Read-only memory (ROM) ROM的内容是由制造商写进去的
特性1：用户只能读不能写。
特性 2 ：非易失性。当切断电源后， 储存在 ROM 中的数据不会丢失。通常 用来存储那些关机后也不能丢失的程序 或数据
17:28 26
只读存储器 Read-only memory (ROM)
中央处理单元 (CPU) 用于数据的运算.
在大多数体系结构中，它有三个组成部分：
算术逻辑单元 (ALU) 控制单元
寄存器组（ 快速存储单元）
17:28 8
Figure 5.2 中央处理单元(CPU)
17:28 9
算术逻辑单元 The arithmetic logic unit (ALU)
算术逻辑单元对数据进行逻辑、移位和算术运算。 逻辑运算：非、与、或、异或 移位运算：逻辑移位运算和算术移位运算。 逻辑移位运算对无符号整数进行向左或右的移位 算术移位运算对带符号整数进行向左或右的移位 算术运算：第4章已讨论整数和实数的算术运算。
17:28 15
i 内存地址用无符号二进制整数定义。
17:28 16
Example 5.1
16千兆字节是（
）字节？
A、 216
解：B
ቤተ መጻሕፍቲ ባይዱ
B、234
C、240
D、244
E、256
16千兆＝24×210×220
17:28
17
Example 5.2
16T字节是（
）字节？
A、 216
解：D
B、234
C、240
需要借助激光把转换后的二进制数据刻在具 有反射能力的盘片上。 与磁盘相同，光存储设备也是以二进制数据 的形式来存储信息。
只读存储器 Read-only memory (ROM) ROM的内容是由制造商写进去的
特性1：用户只能读不能写。
特性 2 ：非易失性。当切断电源后， 储存在 ROM 中的数据不会丢失。通常 用来存储那些关机后也不能丢失的程序 或数据
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只读存储器 Read-only memory (ROM)
中央处理单元 (CPU) 用于数据的运算.
在大多数体系结构中，它有三个组成部分：
算术逻辑单元 (ALU) 控制单元
寄存器组（ 快速存储单元）
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Figure 5.2 中央处理单元(CPU)
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算术逻辑单元 The arithmetic logic unit (ALU)
算术逻辑单元对数据进行逻辑、移位和算术运算。 逻辑运算：非、与、或、异或 移位运算：逻辑移位运算和算术移位运算。 逻辑移位运算对无符号整数进行向左或右的移位 算术移位运算对带符号整数进行向左或右的移位 算术运算：第4章已讨论整数和实数的算术运算。
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i 内存地址用无符号二进制整数定义。
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Example 5.1
16千兆字节是（
）字节？
A、 216
解：B
ቤተ መጻሕፍቲ ባይዱ
B、234
C、240
D、244
E、256
16千兆＝24×210×220
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Example 5.2
16T字节是（
）字节？
A、 216
解：D
B、234
C、240
需要借助激光把转换后的二进制数据刻在具 有反射能力的盘片上。 与磁盘相同，光存储设备也是以二进制数据 的形式来存储信息。
寄存器
3
4位MSI 寄存器74175 CR为各触发器的直接置 0端，用作寄存器的“清零”。 可用来构成缓冲或暂存寄 存器､移位寄存器和图形发生 器等。
5. 4. 2 移位寄存器
1. 移位的概念
除了具有暂存数码的功能之外，还具有移位功能 的逻辑部件称为移位寄存器。 所谓移位功能：就是存在寄存器中的数码（即 各触发器的状态）可以在移位正脉冲（CP）的作用 下，依次向右或向左转移到相邻的触0 = A0 B0 S0 = A0⊕B0⊕C0-1 C1 = (A1⊕B1) C0 + A1B1 S1 = A1⊕B1⊕C0 如果继续下去，当第n个CP脉冲作用后，加数与 被加数全部向左移走，而原来存放被加数的累加寄 存器中就存入了运算结果和（Sn-1……S1S0）。
16
D
（CP的上升沿有效）
Q4
n 1
n n 状态方程：Q1n1 Q2 Q2 1 Q3 Q3 1 Q4
Q1
17
1
D F4 CP Ｑ
1
D Ｑ F3
1
D Ｑ F2
1
D Ｑ F1
四位环形计数器
n n n 状态方程：Q1n1 Q2 Q2 1 Q3 Q3 1 Q4 Q4 1 Q1
Q3
n1
n1
D3 Q 2
D2 Q1
Q2
CP上升沿有效
Q1
n 1
D1 DSL
8
0 0 Ｑ4 0 1 0 Ｑ D 串行输出 F4 0 0 0 0 1
并行输出 0 0 Ｑ Ｑ３ ２ 1 0 Ｑ D 1 Ｑ D F3 F2 RD RD
0 1 0 Ｑ１ 1 1 Ｑ D F1
串行输入 D SR 1 0 11 CP 移位脉冲 CR 清“0 ”
4位MSI 寄存器74175 CR为各触发器的直接置 0端，用作寄存器的“清零”。 可用来构成缓冲或暂存寄 存器､移位寄存器和图形发生 器等。
5. 4. 2 移位寄存器
1. 移位的概念
除了具有暂存数码的功能之外，还具有移位功能 的逻辑部件称为移位寄存器。 所谓移位功能：就是存在寄存器中的数码（即 各触发器的状态）可以在移位正脉冲（CP）的作用 下，依次向右或向左转移到相邻的触0 = A0 B0 S0 = A0⊕B0⊕C0-1 C1 = (A1⊕B1) C0 + A1B1 S1 = A1⊕B1⊕C0 如果继续下去，当第n个CP脉冲作用后，加数与 被加数全部向左移走，而原来存放被加数的累加寄 存器中就存入了运算结果和（Sn-1……S1S0）。
16
D
（CP的上升沿有效）
Q4
n 1
n n 状态方程：Q1n1 Q2 Q2 1 Q3 Q3 1 Q4
Q1
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1
D F4 CP Ｑ
1
D Ｑ F3
1
D Ｑ F2
1
D Ｑ F1
四位环形计数器
n n n 状态方程：Q1n1 Q2 Q2 1 Q3 Q3 1 Q4 Q4 1 Q1
Q3
n1
n1
D3 Q 2
D2 Q1
Q2
CP上升沿有效
Q1
n 1
D1 DSL
8
0 0 Ｑ4 0 1 0 Ｑ D 串行输出 F4 0 0 0 0 1
并行输出 0 0 Ｑ Ｑ３ ２ 1 0 Ｑ D 1 Ｑ D F3 F2 RD RD
0 1 0 Ｑ１ 1 1 Ｑ D F1
串行输入 D SR 1 0 11 CP 移位脉冲 CR 清“0 ”
【2024版】精品课件-数字电子技术(第三版)(刘守义)-第6章
果从Q3~Q0取得输出可以构成一个八进制计数器。 对比一下图 6.6中的时钟脉冲波形与Q3的输出波形， 不难发现，Q3的波形 的频率恰为时钟波形频率的1/8。 如果从Q3取得输出， 则 6.5电路构成了一个8分频器。
第6章 寄 存 器
2. 所谓可编程分频器是指分频器的分频比可以受程序控制。 在现代通信系统与控制系统中，可编程分频器得到广泛的应 用。 下面以图6.10的实际电路为例， 介绍利用移位寄存器 实现可编程分频的基本思路。
(2) 并行加载数据。 断开电源， 将S0、 S1置11（都接 高电平）， 将D0~D3置1010； 接通电源， 此时， 发光二极 管均不亮， 送出一个单脉冲， 观察发光二极管的亮、 灭情 况。如果操作准确， 发光二极管的亮、 灭指示Q0~Q3的数据 为1010， 说明D0~D3的数据已加载到输出端， 此时再改变输 入端的数据， 输出数据不变。
第6章 寄 存 器 实训6 寄 存 器
6.1 寄存器的功能与使用方法 6.2 寄存器应用实例 6.3 寄存器集成电路简介
第6章 寄 存 器
实训6 1. （1） 了解寄存器的基本功能。 （2） 学会寄存器的使用方法。 （3） 熟悉寄存器的一般应用。 （4） 进一步掌握数字电路逻辑关系的检测方法。
第6章 寄 存 器
第6章 寄 存 器
当A、 B的数据(即74LS194 S0、 S1端的数据)为01时， 数据右移； 第一个时钟脉冲过后， 74LS194（1）DSR端的数 据1移位至Q0端， 其他Q端的0均依次右移， 各输出端的数据 如表6.1的第2行数据所示； 此后， 随着时钟脉冲的到来， 发光二极管自左至右一个个点亮， 第8个脉冲以后， 全部二 极管均点亮, 此时， DSR端的数据变为0， 随着后续脉冲的到 来， 发光二极管自左至右一个个熄灭。
第6章 寄 存 器
2. 所谓可编程分频器是指分频器的分频比可以受程序控制。 在现代通信系统与控制系统中，可编程分频器得到广泛的应 用。 下面以图6.10的实际电路为例， 介绍利用移位寄存器 实现可编程分频的基本思路。
(2) 并行加载数据。 断开电源， 将S0、 S1置11（都接 高电平）， 将D0~D3置1010； 接通电源， 此时， 发光二极 管均不亮， 送出一个单脉冲， 观察发光二极管的亮、 灭情 况。如果操作准确， 发光二极管的亮、 灭指示Q0~Q3的数据 为1010， 说明D0~D3的数据已加载到输出端， 此时再改变输 入端的数据， 输出数据不变。
第6章 寄 存 器 实训6 寄 存 器
6.1 寄存器的功能与使用方法 6.2 寄存器应用实例 6.3 寄存器集成电路简介
第6章 寄 存 器
实训6 1. （1） 了解寄存器的基本功能。 （2） 学会寄存器的使用方法。 （3） 熟悉寄存器的一般应用。 （4） 进一步掌握数字电路逻辑关系的检测方法。
第6章 寄 存 器
第6章 寄 存 器
当A、 B的数据(即74LS194 S0、 S1端的数据)为01时， 数据右移； 第一个时钟脉冲过后， 74LS194（1）DSR端的数 据1移位至Q0端， 其他Q端的0均依次右移， 各输出端的数据 如表6.1的第2行数据所示； 此后， 随着时钟脉冲的到来， 发光二极管自左至右一个个点亮， 第8个脉冲以后， 全部二 极管均点亮, 此时， DSR端的数据变为0， 随着后续脉冲的到 来， 发光二极管自左至右一个个熄灭。
时序逻辑电路
3 ． 异步减 法计 数器
（1）3位递减计数器的状态
（2）电路组成
二 、 十进制计数器
十进制递减计数器的状态
1．电路组成
异步十进制加法计数器
2．工作原理
（1）计数器输入0～9个计数脉冲时，工作过程与4位二进制异步加法计数器完 全相同，第9个计数脉冲后，Q3Q2Q1Q0状态为1001。 （2）第10个计数脉冲到来后，此时计数器状态恢复为0000，跳过了1010~1111 的6个状态，从而实现842lBCD码十进制递增计数的功能。
④ 最 高 位 触 发 器 FF 3 是 在 Q 0 、 Q 1 、 Q 2 同 时 为 1 时 触 发 翻 转 ， 即 FF 0 ～ FF 2 原均为 1 ，作加 l 计数时，产生进位使 FF 3 翻转为 l 。
（2）电路组成
4位二进制同步加法计数器逻辑图
工
程
应
用
计数不正常的故障检测 第一步，先查工作电源是否正常；第二步，检查触 发器的复位端是否被长置成复位状态；第三步，用示波器观测计数脉冲是否加到 了触发器的CP端；第四步，替换触发器，以确定集成电路是否损坏。
第二节 计数器
在数字系统中，能统计输入脉冲个数的电路称为计数器。
一 、二进 制计 数器 1 ． 异步二 进制 加法计 数器
每输入一个脉冲，就进行一次加 1 运算的计数器称为加法 计数器，也称为递增计数器。 4 个 JK 触发器构成的异步加 法计数器如下图所示。
图中 FF 0 为最低位触发器，其控制端 C l 接收输入脉冲，输 出信号 Q 0 作为触发器 FF 1 的 CP ， Q 1 作为触发器 FF 2 的 CP ， Q 2 作为 FF 3 的 CP 。各触发器的 J 、 K 端均悬空，相当于 J = K =1 ，处于计数状态。各触发器接收负跳变脉冲信号时 状态就翻转，它的时序图见下图。
第5章定时计数器 (2)
5.4 8XX51定时/计数器的应用程序设计
5.4.3 应用编程举例 例1 如图所示，
P1中接有八个发光二极管， 编程使八个管轮流点亮，每 个管亮100ms，设晶振为 6MHz。 分析利用T1完成100ms的定时、 当P1口线输出“1”时，发光二 极管亮，每隔100ms”1”左移一 次，采用定时方式1，先计算计 数初值： MC=2μs 100ms/2μs =50000=C350H C =10000H-C350H=3CB0H
★若将T0设置为模式3，TL0和TH0被分成为两个互相独立的8位计数器
TH0和 TL0 。
★TL0可工作为定时方式或计数方式。占用原T0的各控制位、引脚和 中断源。即C／T、GATE、TR0、TF0和T0 (P3.4)引脚、INT0 (P3.2) 引脚。 TH0只可用作定时功能，占用定时器T1的控制位TR1和T1的中断标 志位TF1，其启动和关闭仅受TRl的控制。
ORG 0000H
AJMP
AJMP
MAIN
；T0中断服务程序入口 ；主程序开始 ；T0定时100ms IP0
ORG 000BH ORG 0030H MAIN：CLR P1.7
MOV TMOD，#01H MOV TH0，#3CH MOV TL0，#0B0H
SETB
SETB
ET0
EA
5.4 8XX51定时/计数器的应用程序设计
本章介绍的主要内容
★ ★
★
定时计数器结构和工作原理 定时计数器的控制寄存器
定时计数器的应用编程
5· 1 8XX51定时/计数器结构和工作原理
★51系列单片机片内有两个十六位定时/计数器：定时器0(T0) 和定时器1(T1)。 ★两个定时器都有定时或事件计数的功能，可用于定时控制、 延时、对外部事件计数和检测等场合。 ★定时/计数器实际上是16位加1计数器。 T0由2个8位持殊功能寄存器TH0和TL0构成， T1由2个8位持殊功能寄存器TH1和TL1构成。 ★每个定时器都可由软件设置为定时工作方式或 计数工作方式。
电气控制及PLC应用--定时器、计数器指令介绍PPT课件
13
前值清0，状态位置 1； 当前值＜设定值PT时，状态位保持为1; 当前值=设定值 时， 停止计时，状态位
为 0，当前值保持（设定值）不变。 使能输入端 IN又变为1时，停止计时，TOF的当前值清0，状 态位置 1。
12
2 定时器 TOF 指令工作时序图
T36的分辨率是10ms 计时值T= 30ms
1
试讲内容
❖电气控制及PLC应用
---- 定时器、计数器指令介绍
1
2
主要内容与教学重难点
主要 内容
1.介绍定时器编程指令，定时器编程练习； 2.介绍计数器编程指令，计数器编程练习。
重点 难点
1.定时器、计数器指令的应用； 2.保持型接通延时定时器时序图的理解。
2
3
定时器
使能端
T37
定时器的几个概念 ❖ 定时器的形式：
● 接通延时型定时器（TON）
TON
IN
PT
● 带记忆接通延时型定时器（TONR）
● 断开延时型定时器（TOF）
❖ 定时器的分辨率：
●单位时间的时间增量称为定时器的分辨率，又称为时
间基。
●S7-200系列PLC定时器的分辨率有三种：
1ms 10ms 100ms
3
3 3
定时器
T37
❖ 定时器的编号：
TON
IN
● 定时器的编号=定时器名称 T + 数字
PT
编号T x （ x 的范围为：0～255）
❖ 定时器的两个参数：
●当前值：每个定时器都有一个16位的当前值寄存器，
是对定时器时间基的累计值。当前值是16位有符号整数， 最大值是32767。
●状态位：有一个状态位寄存器，存放状态值，状态位
单片机结构(共46张PPT)
MCS-51单片机的结构原理
8051是MCS-51系列单片机的典型产品， 我们以这一代表性的机型进行系统的讲 解。
➢ 内部结构
➢ 外部引脚 ➢ 工作时序
➢ 实例分析
第1页，共46页。
典型单片机结构
T0 T1
时钟电路 ROM
内部总线 CPU
RAM
定时/计数器
并行接口
串行接口
中断系统
中央处理器 数据存储器(RAM)
输入输出引脚
P1.0
➢ P0：P0.1~P0.7
P1.1
➢ 漏极开路双向I/O
P1.2 P1.3
➢ 一般为数据总线口
P1.4
➢ P1：P1.1~P1.7
P1.5 P1.6
➢ 拟双向I/O通道
➢ P2：P2.1~P2.7
P1.7 RST
RXD/P3.0
➢ 拟双向I/O通道
TXD/P3.1 INT0/P3.2
P3口的第二功能表
I/O口
第二功能
注释
2个定时器T0、T1溢3，.0 然后从中间往两R头X逐D 个灭，周而复始 为1时：负边沿触发中断请求；
串行口数据接收端
分别由8位寄存器TH0、TL0 和 TH1、TL1组成。
else return(0);
28
14
27
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26
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18
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19
22
20
21
第10页，共46页。
V CC P0.0/AD 0 P0.1/AD 1 P0.2/AD 2 P0.3/AD 3 P0.4/AD 4 P0.5/AD 5 P0.6/AD 6 P0.7/AD 7 EA/V PP ALE/PROG PSEN P2.7/A 15 P2.6/A 14 P2.5/A 13 P2.4/A 12 P2.3/A 11 P2.2/A 10 P2.1/A 9 P2.0/A 8
8051是MCS-51系列单片机的典型产品， 我们以这一代表性的机型进行系统的讲 解。
➢ 内部结构
➢ 外部引脚 ➢ 工作时序
➢ 实例分析
第1页，共46页。
典型单片机结构
T0 T1
时钟电路 ROM
内部总线 CPU
RAM
定时/计数器
并行接口
串行接口
中断系统
中央处理器 数据存储器(RAM)
输入输出引脚
P1.0
➢ P0：P0.1~P0.7
P1.1
➢ 漏极开路双向I/O
P1.2 P1.3
➢ 一般为数据总线口
P1.4
➢ P1：P1.1~P1.7
P1.5 P1.6
➢ 拟双向I/O通道
➢ P2：P2.1~P2.7
P1.7 RST
RXD/P3.0
➢ 拟双向I/O通道
TXD/P3.1 INT0/P3.2
P3口的第二功能表
I/O口
第二功能
注释
2个定时器T0、T1溢3，.0 然后从中间往两R头X逐D 个灭，周而复始 为1时：负边沿触发中断请求；
串行口数据接收端
分别由8位寄存器TH0、TL0 和 TH1、TL1组成。
else return(0);
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V CC P0.0/AD 0 P0.1/AD 1 P0.2/AD 2 P0.3/AD 3 P0.4/AD 4 P0.5/AD 5 P0.6/AD 6 P0.7/AD 7 EA/V PP ALE/PROG PSEN P2.7/A 15 P2.6/A 14 P2.5/A 13 P2.4/A 12 P2.3/A 11 P2.2/A 10 P2.1/A 9 P2.0/A 8
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6
（e）并行输入/并行输出
7
8
1.串行输入/串行输出/并行输出移位寄存器： 下图所示为边沿D触发器组成的4位串行输入/串行 输出移位寄存器。
串行输入1010
9
（a）寄存器清零
0
0
0
0
0
0
0
10
（c）第2个CP脉冲之后
0
00
（d）第3个CP脉冲之后
0
11
（e）第4个CP脉冲之后
1010
12
35
如果是减计数器则为：
如果是加计数器则为：
J1 K1 Q0 J 2 K 2 Q 0Q1
J1 K1 Q0 J 2 K 2 Q 0Q1
J n1 K n1 Q 0Q 1 Q n2
J n1 K n1 Q 0Q1 Q n2
36
6.3.2 同步非二进制计数器
同步非2n进制计数器的电路构成没有规律可循， 可采取“观察”法，其具体构成过程见书p158
40
6.4.1 集成同步二进制计数器
其产品多以四位二进制即十六进制为主，下面 以典型产品 74LS161为例讨论。
41
① 异步清零。当CLR=0时，不管其它输入信号的状 态如何，计数器输出将立即被置零。
42
② 同步置数。当CLR=1（清零无效）、LD=0时， 如果有一个时钟脉冲的上升沿到来，则计数器输出 端数据Q3～Q0等于计数器的预置端数据D3～D0。
1.同步2位二进制计数器
31
工作原理分析
32
2.同步3位二进制计数器
33
34
3.同步n位二进制计数器 计数器的构成具有一定的规律，可归纳如下：
（a）同步n位二进制计数器由n个JK触发器组成； （b）各个触发器之间采用级联方式，第一个触发器
的输入信号J0＝K0＝1，其它触发器的输入信号由 计数方式决定。
例6-1 对于图6-4所示移位寄存器，画出下图所示输入 数据和时钟脉冲波形情况下各触发器输出端的波形。 设寄存器的初始状态全为0。
13
2. 集成电路移位寄存器 常用集成电路移位寄存器为74LS194，其逻辑符号和 引脚图如图所示。
14
15
例6-2 利用两片集成移位寄存器74LS194扩展成一 个8位移位寄存器。
37
1.同步5进制加法计数器
38
2.同步10进制加计数器电路
39
6.4 集成计数器
主要内容： 同步二进制加计数器74LS161的逻辑功能 同步十进制加/减计数器74LS192的逻辑功能 异步二进制加法计数器74LS93的逻辑功能 异步十进制加法计数器74LS90的逻辑功能 采用74LS90构成小于十的任意进制8421BCD码加计数器 采用74LS90构成小于十的任意进制5421BCD码加计数器 采用两片74LS161构成小于256的任意进制加法计数器 采用两片74LS90构成小于100的任意进制加法计数器
Q0
0
0
0
1
0
1
2
1
0
3
1
1
4（再循 0 环）
0
计数脉 Q1 Q0 冲
0
00
1
01
2
10
3（再 0 循环）
0
25
异步3进制加计数器电路如下
计数到
1 11的瞬
0
间就清
零
1
26
异步3进制加计数器输出波形：
27
2. 异步非二进制计数器 构成方式与上述3进制计数器一样，即采用“反馈清 零”法。
如：异步6进制加计 数器电路可在3位2 进制加计数器电路 基础上实现。
电路称为寄存器 。
1
0
1
0
0
1
上述寄存器的寄存时间？
0
2
集成寄存器74LS175
3
74LS175真值表
课外查资料：了解集成寄存器74LS373与 74LS374。
4
6.1.2 移位寄存器
移位寄存器的5种输入输出方式： （a）串行输入/右移/串行输出
（b）串行输入/左移/串行输出
5
（c）并行输入/串行输出 （d）串行输入/并行输出
6.1 寄存器与移位寄存器
主要内容：
▪ 触发器构成的寄存器 ▪ 集成寄存器74LS374/ 74HC374/ 74HCT374 ▪ 移位寄存器的五种输入输出方式 ▪ 触发器构成的移位寄存器 ▪ 4位集成移位寄存器74LS194 ▪ 移位寄存器的应用举例
1
6.1.1 寄存器
在数字电路中，用来存放二进制数据或代码的
18
能够对输入脉冲个数进行计数的电路称为计数器。 一般将待计数的脉冲作为CP脉冲。
电路结构： 触发器＋门电路。
N个触发器可表示N位二进制数。
19
加法计数器
二进制计数器 减法计数器 可逆计数器 加法计数器
同步计数器 十进制计数器 减法计数器
可逆计数器
计
数
N进制计数器
·
器
·
二进制计数器
·
异步计数器 十进制计数器
·
N进制计数器
· ·
20
6.2.1 异步n位二进制计数器
1. 异步2位二进制加计数器
21
工作原理分析
22
异步2位二进制减计数器
23
2.异步n位二进制计数器
其构成具有一定的规律：
(a)异步n位二进制计数器由n个触发器组成，每个触发器均 接成T′触发器。
(b)各个触发器之间采用级联方式，其连接形式由计数方式 （加或减）和触发器的边沿触发方式（上升沿或下降沿） 共同决定 。
28
异步6进制加计数器电路
0
1
1
计数到110的瞬间就清零
0
29
6.3 同步N进制计数器
主要内容： ▪ 同步2位二进制加、减计数器电路 ▪ 同步3位二进制加、减计数器电路 ▪ 同步n位二进制计数器电路的构成方式 ▪ 同步5进制加计数器电路 ▪ 同步10进制加法计数器电路
30
6.3.1 同步n位二进制计数器
连接规律 加法计数 减法计数
T＇触发器的触发沿
上升沿
下降沿
CPi Qi1 CPi Qi1
CPi Qi1 CPi Qi1
例子
24
6.2.2 异步非二进制计数器
1.异步3进制加计数器
异步3进制加计数器以异步2位二进制加计数器为基础 构成。
要实现这一点，必须使用带异步清零端的触发器。
计数脉冲 Q1
16
例6-3由集成移位寄存器74LS194和非门组成的脉冲分 配器电路如图所示，试画出在CP脉冲作用下移位寄 存器各输出端的波形。
17
6.2 异步N进制计数器
主要内容：
▪ 异步n位二进制加、减计数器电路 ▪ 异步n位二进制计数器电路的构成方法 ▪ 异步3进制加计数器电路 ▪ 异步6进制加计数器电路 ▪ 异步非二进制计数器电路的构成方法
43
③数据保持。当CLR=1、LD=1，且ET·EP=0时， 无论有没有时钟脉冲，计数器状态将保持不变。
44
④加法计数。当CLR=1、LD=1（置数无效）且 ET=EP=1时，每来一个时钟脉冲上升沿，计数器 按照4位二进制码进行加法计数，计数变化范围为 0000～1111。该功能为它的最主要功能。
（e）并行输入/并行输出
7
8
1.串行输入/串行输出/并行输出移位寄存器： 下图所示为边沿D触发器组成的4位串行输入/串行 输出移位寄存器。
串行输入1010
9
（a）寄存器清零
0
0
0
0
0
0
0
10
（c）第2个CP脉冲之后
0
00
（d）第3个CP脉冲之后
0
11
（e）第4个CP脉冲之后
1010
12
35
如果是减计数器则为：
如果是加计数器则为：
J1 K1 Q0 J 2 K 2 Q 0Q1
J1 K1 Q0 J 2 K 2 Q 0Q1
J n1 K n1 Q 0Q 1 Q n2
J n1 K n1 Q 0Q1 Q n2
36
6.3.2 同步非二进制计数器
同步非2n进制计数器的电路构成没有规律可循， 可采取“观察”法，其具体构成过程见书p158
40
6.4.1 集成同步二进制计数器
其产品多以四位二进制即十六进制为主，下面 以典型产品 74LS161为例讨论。
41
① 异步清零。当CLR=0时，不管其它输入信号的状 态如何，计数器输出将立即被置零。
42
② 同步置数。当CLR=1（清零无效）、LD=0时， 如果有一个时钟脉冲的上升沿到来，则计数器输出 端数据Q3～Q0等于计数器的预置端数据D3～D0。
1.同步2位二进制计数器
31
工作原理分析
32
2.同步3位二进制计数器
33
34
3.同步n位二进制计数器 计数器的构成具有一定的规律，可归纳如下：
（a）同步n位二进制计数器由n个JK触发器组成； （b）各个触发器之间采用级联方式，第一个触发器
的输入信号J0＝K0＝1，其它触发器的输入信号由 计数方式决定。
例6-1 对于图6-4所示移位寄存器，画出下图所示输入 数据和时钟脉冲波形情况下各触发器输出端的波形。 设寄存器的初始状态全为0。
13
2. 集成电路移位寄存器 常用集成电路移位寄存器为74LS194，其逻辑符号和 引脚图如图所示。
14
15
例6-2 利用两片集成移位寄存器74LS194扩展成一 个8位移位寄存器。
37
1.同步5进制加法计数器
38
2.同步10进制加计数器电路
39
6.4 集成计数器
主要内容： 同步二进制加计数器74LS161的逻辑功能 同步十进制加/减计数器74LS192的逻辑功能 异步二进制加法计数器74LS93的逻辑功能 异步十进制加法计数器74LS90的逻辑功能 采用74LS90构成小于十的任意进制8421BCD码加计数器 采用74LS90构成小于十的任意进制5421BCD码加计数器 采用两片74LS161构成小于256的任意进制加法计数器 采用两片74LS90构成小于100的任意进制加法计数器
Q0
0
0
0
1
0
1
2
1
0
3
1
1
4（再循 0 环）
0
计数脉 Q1 Q0 冲
0
00
1
01
2
10
3（再 0 循环）
0
25
异步3进制加计数器电路如下
计数到
1 11的瞬
0
间就清
零
1
26
异步3进制加计数器输出波形：
27
2. 异步非二进制计数器 构成方式与上述3进制计数器一样，即采用“反馈清 零”法。
如：异步6进制加计 数器电路可在3位2 进制加计数器电路 基础上实现。
电路称为寄存器 。
1
0
1
0
0
1
上述寄存器的寄存时间？
0
2
集成寄存器74LS175
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74LS175真值表
课外查资料：了解集成寄存器74LS373与 74LS374。
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6.1.2 移位寄存器
移位寄存器的5种输入输出方式： （a）串行输入/右移/串行输出
（b）串行输入/左移/串行输出
5
（c）并行输入/串行输出 （d）串行输入/并行输出
6.1 寄存器与移位寄存器
主要内容：
▪ 触发器构成的寄存器 ▪ 集成寄存器74LS374/ 74HC374/ 74HCT374 ▪ 移位寄存器的五种输入输出方式 ▪ 触发器构成的移位寄存器 ▪ 4位集成移位寄存器74LS194 ▪ 移位寄存器的应用举例
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6.1.1 寄存器
在数字电路中，用来存放二进制数据或代码的
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能够对输入脉冲个数进行计数的电路称为计数器。 一般将待计数的脉冲作为CP脉冲。
电路结构： 触发器＋门电路。
N个触发器可表示N位二进制数。
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加法计数器
二进制计数器 减法计数器 可逆计数器 加法计数器
同步计数器 十进制计数器 减法计数器
可逆计数器
计
数
N进制计数器
·
器
·
二进制计数器
·
异步计数器 十进制计数器
·
N进制计数器
· ·
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6.2.1 异步n位二进制计数器
1. 异步2位二进制加计数器
21
工作原理分析
22
异步2位二进制减计数器
23
2.异步n位二进制计数器
其构成具有一定的规律：
(a)异步n位二进制计数器由n个触发器组成，每个触发器均 接成T′触发器。
(b)各个触发器之间采用级联方式，其连接形式由计数方式 （加或减）和触发器的边沿触发方式（上升沿或下降沿） 共同决定 。
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异步6进制加计数器电路
0
1
1
计数到110的瞬间就清零
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6.3 同步N进制计数器
主要内容： ▪ 同步2位二进制加、减计数器电路 ▪ 同步3位二进制加、减计数器电路 ▪ 同步n位二进制计数器电路的构成方式 ▪ 同步5进制加计数器电路 ▪ 同步10进制加法计数器电路
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6.3.1 同步n位二进制计数器
连接规律 加法计数 减法计数
T＇触发器的触发沿
上升沿
下降沿
CPi Qi1 CPi Qi1
CPi Qi1 CPi Qi1
例子
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6.2.2 异步非二进制计数器
1.异步3进制加计数器
异步3进制加计数器以异步2位二进制加计数器为基础 构成。
要实现这一点，必须使用带异步清零端的触发器。
计数脉冲 Q1
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例6-3由集成移位寄存器74LS194和非门组成的脉冲分 配器电路如图所示，试画出在CP脉冲作用下移位寄 存器各输出端的波形。
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6.2 异步N进制计数器
主要内容：
▪ 异步n位二进制加、减计数器电路 ▪ 异步n位二进制计数器电路的构成方法 ▪ 异步3进制加计数器电路 ▪ 异步6进制加计数器电路 ▪ 异步非二进制计数器电路的构成方法
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③数据保持。当CLR=1、LD=1，且ET·EP=0时， 无论有没有时钟脉冲，计数器状态将保持不变。
44
④加法计数。当CLR=1、LD=1（置数无效）且 ET=EP=1时，每来一个时钟脉冲上升沿，计数器 按照4位二进制码进行加法计数，计数变化范围为 0000～1111。该功能为它的最主要功能。