3-加法器及译码显示电路
EDA实验三-七段译码显示
河北科技大学实验报告2013级电信专业132 班学号130701213 2016年6月7日姓名田继辉同组人指导教师于国庆实验名称实验三七段译码显示成绩实验类型设计型批阅教师一、实验目的（1）掌握VHDL语言的行为描述设计时序电路。
（2）掌握FPGA动态扫描显示电路设计方法。
（3）熟悉进程（process）和顺序语句的应用。
二、实验原理：用4个开关作为加法器的一组输入变量，共4组输入变量；对每组变量进行译码，变换成0~F标准段码，段码中“1”表示段亮，“0”表示段灭。
一位时钟输入作为扫描显示位扫时钟，四位位扫输出，依次输出高电平。
8位段码输出，根据位选状态选择输出四组输入变量的相应译码结果。
四组输入采用试验箱K1~K16，时钟输入选择试验箱CP1或CP2；试验箱LED显示选择动态显示方式（CZ1开关ST选择OFF），段码、位码分别扫描输出，某个管的位码有效期间，将其对应的段码输出，各位码依次有效，实现循环扫描显示，将输入的16位二进制数，每4位一组，分别显示到4个数码管上（0~F）。
三、实验内容及步骤1．打开MUXPLUS II VHDL编辑器，完成七段译码显示的设计。
包括VHDL程序输入、编译、综合。
实验程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;ENTITY alpher ISPORT(1 / 6clk : IN STD_LOGIC;choice : OUT STD_LOGIC_VECTOR(7 downto 0);data : OUT STD_LOGIC_VECTOR(7 downto 0)); END alpher;ARCHITECTURE a OF alpher ISSIGNAL count : STD_LOGIC_VECTOR(3 downto 0); SIGNAL temp : STD_LOGIC_VECTOR(3 downto 0);BEGINchoice<="10000000";clk1_label:PROCESS (clk)BEGINIF clk'event and clk='1' THENcount<=count+1;END IF;END PROCESS clk1_label;WITH count selectdata <= "11111100" WHEN "0000","01100000" WHEN "0001","11011010" WHEN "0010","11110010" WHEN "0011","01100110" WHEN "0100","10110110" WHEN "0101","10111110" WHEN "0110","11100000" WHEN "0111","11111110" WHEN "1000","11110110" WHEN "1001","11101110" WHEN "1010","00111110" WHEN "1011","10011100" WHEN "1100","01111010" WHEN "1101","10011110" WHEN "1110","10001110" WHEN OTHERS;END a;2、建立仿真波形文件，使用MAXPLUS II Simulator功能进行功能仿真。
第四章组合逻辑电路的分析与设计
=1
S
C = AB 画出逻辑电路图。 画出逻辑电路图。
S = AB + AB = A ⊕ B
&
C
2．全加器——能同时进行本位数和相邻低位的进位信号的加法运算。 全加器 能同时进行本位数和相邻低位的进位信号的加法运算。
由真值表直接写出逻辑表达式，再经代数法化简和转换得： 由真值表直接写出逻辑表达式，再经代数法化简和转换得：
每一个输出变量是全部或部分 输入变量的函数： 输入变量的函数： L1=f1（A1、A2、…、Ai） 、 L2=f2（A1、A2、…、Ai） 、 …… Lj=fj（A1、A2、…、Ai） 、
4.1 组合逻辑电路的分析方法
分析过程一般包含4个步骤： 分析过程一般包含4个步骤：
例4.1.1：组合电路如图所示，分析该电路的逻辑功能。 组合电路如图所示，分析该电路的逻辑功能。
第四章 组合逻辑电路的分析与设计
组合逻辑电路的概念： 组合逻辑电路的概念： 电路任一时刻的输出状态只决定于该时刻 各输入状态的组合，而与电路的原状态无关。 各输入状态的组合，而与电路的原状态无关。
组合电路就是由门电路组合而成， 组合电路就是由门电路组合而成 ， 电路中没有记 忆单元，没有反馈通路。 忆单元，没有反馈通路。
= Ai Bi + ( Ai ⊕ Bi )C i- 1
S i = Ai ⊕ Bi ⊕ C i 1
C i = Ai Bi + ( Ai ⊕ Bi )C i- 1
根据逻辑表达式画出全加器的逻辑电路图： 根据逻辑表达式画出全加器的逻辑电路图：
& Ai Bi Ci-1 =1 Si ≥1 =1 Ci
Ai Bi Ci-1 CI ∑ CO Si Ci
4.3.3 译码器
加法运算电路
中文摘要加法运算电路时一种通过数字运算实现加法的运算。
为了更好的实现加法器的功能，本次试验实现的是俩位十进制数相加，最多能实现15加15的加法电路。
由五部分组成键盘及编码电路、加数寄存器A和被加数寄存器B、加法运算电路、4bit二进制码加法的BCD 调整通过按键控制。
主要组成部分有数字输入与控制寄存电路74LS系列利用两块74LS194寄存器并行输入两个数据A3A2A1A0、B3B2B1B074LS283加法器中进行加法运算。
进行bcd码调整，最后显示结果。
由两异或门两与门和一或门组成全加器，可实现一位二进制加逻辑运算，四位二进制数并行相加的逻辑运算可采用四个全加器串行进位的方式来实现，将低位的进位输出信号接到高位的进位输入端，四个全加器依次串行连接，并将最低位的进位输入端接逻辑“0”，就组成了一个可实现四位二进制数并行相加的逻辑电路。
关键词加法运算电路，寄存器，加法器，二进制目录课程设计任务书.................................................................................................................错误！未定义书签。
中文摘要 (I)1 设计任务描述 (1)1.1设计题目：加法运算电路： (1)1.2 设计要求 (1)1.2.1 设计目的 (1)1.2.2 基本要求 (1)1.2.3 发挥部分 (1)2设计思路 (2)3设计方框图 (3)4各部分电路设计及参数计算 (4)4.1键盘设计电路 (4)4.2寄存器电路 (5)4.2.1寄存器74LS194N电路设计及工作原理 (5)4.3加法器工作原理 (6)4.4译码显示电路 (7)4.4.1 译码显示电路的连接 (7)4.4.2 译码显示电路的工作原理 (7)5工作过程分析 (8)5.1加法工作过程 (8)6元器件清单 (12)7主要元器件介绍 (13)7.110-4线BCD优先编码器74147 (13)7.1.1引脚图 (13)7.1.2功能表 (13)7.1.3 功能介绍 (14)7.2 寄存器74LS194N (14)7.2.1引脚图 (14)7.2.2 功能表 (14)7.3.3 功能介绍 (15)7.4 加法器74S283N (15)7.4.1 引脚图 (15)7.4.2 功能表 (16)7.4.3 功能介绍 (16)小结 (17)致谢 (18)参考文献 (19)附录 A1 逻辑电路图 (20)1 设计任务描述1.1设计题目：加法运算电路：1.2设计要求1.2.1 设计目的（1）掌握1位十进制数加法运算电路的构成、原理与设计方法；（2）熟悉集成电路的使用方法。
常见的组合逻辑电路
常见的组合逻辑电路一、引言组合逻辑电路是由多个逻辑门组成的电路，它们根据输入信号的不同组合，产生不同的输出信号。
在现代电子技术中，组合逻辑电路被广泛应用于数字电路、计算机系统、通信系统等领域。
本文将介绍几种常见的组合逻辑电路及其工作原理。
二、多路选择器（MUX）多路选择器是一种常见的组合逻辑电路，它具有多个输入端和一个输出端。
根据控制信号的不同，选择器将其中一个输入信号传递到输出端。
例如，一个4选1多路选择器有4个输入端和1个输出端，根据2个控制信号可以选择其中一个输入信号输出。
多路选择器常用于数据选择、多输入运算等场合。
三、译码器（Decoder）译码器是一种将输入信号转换为对应输出信号的组合逻辑电路。
常见的译码器有2-4译码器、3-8译码器等。
以2-4译码器为例，它有2个输入信号和4个输出信号。
根据输入信号的不同组合，译码器将其中一个输出信号置为高电平，其他输出信号置为低电平。
译码器常用于地址译码、显示控制等应用。
四、加法器（Adder）加法器是一种用于实现数字加法运算的组合逻辑电路。
常见的加法器有半加器、全加器等。
半加器用于两个1位二进制数的相加，而全加器用于多位二进制数的相加。
加法器通过多个逻辑门的组合，将两个二进制数进行相加，并输出相应的和与进位。
加法器广泛应用于数字电路、计算机算术单元等领域。
五、比较器（Comparator）比较器是一种用于比较两个数字大小关系的组合逻辑电路。
常见的比较器有2位比较器、4位比较器等。
以2位比较器为例，它有两组输入信号和一个输出信号。
当两组输入信号相等时，输出信号为高电平；当第一组输入信号大于第二组输入信号时，输出信号为低电平。
比较器常用于数字大小判断、优先级编码等应用。
六、编码器（Encoder）编码器是一种将多个输入信号转换为对应输出信号的组合逻辑电路。
常见的编码器有2-4编码器、8-3编码器等。
以2-4编码器为例，它有2个输入信号和4个输出信号。
数电入门组合逻辑电路
加法器（Adder）*
• 上次我们自己搭了一个“半加器”，而实 际应用的都是全加器，但多位连接方式不 同：
• “串行加法器”：结构简单，延时严重；
• “超前进位加法器”：结构复杂，运算速 度快，常用的有一款74LS283。
• 组合逻辑电路概述 • 数据选择器和数据分配器* • 加法器* • 编码器和译码器 • 结识七段数码管 • 小实验：编码-译码-显示
结识七段数码管
• 数码管大家应该不陌生，它的原理也很简 单，仅仅是由七段长条形的发光二极管拼 成“8”字形，外加上小数点，可以显示数字 和个别字母。
• 二极管公共端为负极：“共阴”数码管， 输入为正逻辑；反之为“共阳”数码管， 负逻辑。
g f GNDa b a
a
b
c
f
Hale Waihona Puke bgde
c
e
d ·dp
f g
编码器（Encoder）
• 普通编码器：任何时刻只允许输入一个编 码信号，否则输出将发生混乱。
• 优先编码器：允许同时输入两个以上的编 码信号，在设计的优先编码器的时候已经 将所有的输入信号按优先顺序排了队，当 几个输入信号同时出现时，只对其中优先 权最高的一个进行编码。例：74LS148。
74LS14 8
• 验证74LS48的功能：D--A接到8个逻辑电平 开关上，输出与共阴极数码管的a--g相连。 观察不同输入时数码管的显示。另外，验证 各附加控制端的功能。
• 也可以自己想办法让数码管显示其他字符！
• 将74LS148和74LS48通过非门相连，构成编 码—译码—显示电路。其中，非门可选用 74LS00。
小实验：编码-译码-显示
• 每人拿到74148、7448、7400、数码管各 一……一会自己有好点子可以多要几 片……
数字逻辑电路课程课程设计--简易加减计算器
摘要本次课程设计的任务是设计一个具有加减运算功能的简易计算器，并通过合适的方式来显示最后的计算结果。
此次设计电路的完成主要是利用简单的数字电路和电路逻辑运算来进行的。
简易加减计算器电路主要是对数据的输入与显示，数据的加减运算，数据的输出与显示三个主要的方面来设计研究完成的。
在输入电路的部分，我们通过开关的闭合与断开来实现数据的输入，开关闭合接入高电平“1”，断开接入低电平“0”。
而输入的数据将通过显示译码管以十进制的形式显示出来。
由于输入二进制的位数较多，我们采用个位十位分别输入的方式来简化电路。
加减运算电路则主要通过加法器来实现的。
设计电路时，我们将个位和个位、十位和十位分别接入一片加法器。
在进行加法运算时我们所选择的加法器是完全符合要求的，但是在进行减法运算时加法器就不能满足我们的设计要求了。
因此我们将减法转换为加法进行运算，运算时采用补码的形式。
在进行减法时通过异或门将减数的原码全部转换为补码，输入加法器中进行相加。
最后将进位信号加到十位的运算电路上就实现了加减法的运算电路。
在显示电路中，由加法器输出的数据是二进制码。
这些码可能表示超过十的数字，所以显示译码管就不能正确的显示出数字了。
此时要将二进制转化成BCD码，再将BCD 码送到显示译码管中就可以将计算所得的数字显示出来了。
概述1.1设计题目：简易加减计算器1.2设计任务和要求：1）用于两位以下十进制数的加减运算。
2）以合适的方式显示输入数据及计算结果。
1.3设计方案比较：方案一：输入十进制的数字，再通过编码器对十进制的数字进行编码，输出二进制的数据。
运用显示译码器对输入的数字以十进制的形式进行显示。
在进行加减计算的时候将二进制数字运用数模转换，然后再进行相加减。
然后将这些模拟信号再次转换成数字信号转换成数字信号，再将数字信号输入到显示译码管中来显示数剧。
这个方案中要进行数模转换和模数转换所需要的电路器件有些复杂，并且转换的时候需要很长的时间，而且转换以后数值的精度不高。
数字电路和数字逻辑
1. 晶体二极管及其单方向导电特性
通常情况下，可把一些物体划分成导体（双向导电）和 绝 缘体（不导电）两大类。在这两类物体的两端有电压存在时， 会出现有电流流过或无电流流过物体的两种不同情形。
人们也可以制作出另外一类物体，使其同时具备导体和绝
缘体两种特性，其特性取决于在物体两端所施加电压的方向， 当在一个方向上有正的电压（例如 0.7V）存在时，可以允许电 流流过（如图所示），此时该物体表现出导体的特性；
计算机中常用的逻辑器件，包括组合逻辑和时序逻辑电路 两大类别；也可以划分为专用功能和通用功能电路两大类别。
组合逻辑电路的输出状态只取决于当前输入信号的状态， 与过去的输入信号的状态无关，例如加法器，译码器，编码器， 数据选择器等电路；
时序逻辑电路的输出状态不仅和当前的输入信号的状态有 关，还与以前的输入信号的状态有关，即时序逻辑电路有记忆 功能，最基本的记忆电路是触发器，包括电平触发器和边沿触 发器，由基本触发器可以构成寄存器，计数器等部件；
而在相反的方向上施加一定大小的电压时， +
-
该物体中不会产生电流，表现出绝缘体的
的特性，即该物体只能在单个方向上导电， 这样的物体被称为半导体。制作出的器件
电流 i
被称为二极管。
二极管的内部结构及其开关特性
绝缘体和导体不同的导电特性是由于它们不同的原子结构 特性造成的。
通过在绝缘材料中有控制地掺加进少量的导电物质，可以 使得到的材料有一定的导电特性。例如在 4价的硅材料（每个原 子核周围有 4个电子）中掺杂进少量 5价的金属材料形成 N型材 料，或者掺杂进少量 3价的金属材料形成 P型材料，使新得到的 材料中总的原子核数量与电子的数量不满足 1:4 的关系， N型 材料中形成有极少量的带负电荷的多余电子， P型材料中缺少 极少量的电子（反过来称为有极少量的带正电的空穴），这些 电子和空穴可以成为导电的载流子。当把这样的两种材料结合 在一起时，就表现出在单个方向导电的特性，这就是半导体， 做成器件就是二极管。当P型材料一端（称为二极管的正极）有 比N型材料一端（称为二极管的负极）高 0.7 伏的电压时，就会 产生从正极流向负极的电流，小的反向电压则不会产生电流。
简易加减计算器设计(数电)
电子技术课程设计电气与信息工程学院建筑电气与智能化专业题目：简易加减计算器设计姓名：徐雪娇学号：094412110指导教师：祁林简易加减计算器设计一、设计目的1、在前导验证性认知实验基础上，进行更高层次的命题设计实验.2、在教师指导下独立查阅资料、设计、特定功能的电子电路。
3、培养利用数字电路知识，解决电子线路中常见实际问题的能力.4、积累电子制作经验，巩固基础、培养技能、追求创新、走向实用。
5、培养严肃认真的工作作风和严谨的科学态度。
二、设计要求1、用于两位一下十进制的加减运算。
2、以合适方式显示输入数据及计算结果。
三、总体设计第一步置入两个四位二进制数。
例如（1001）2,（0011）2和（0101）2，（1000）2，同时在两个七段译码显示器上显示出对应的十进制数9，3和5，8。
第二步通过开关选择加（减）运算方式；第三步若选择加运算方式所置数送入加法运算电路进行运算；同理若选择减运算方式，则所置数送入减法运算电路运算；第四步前面所得结果通过另外两个七段译码器显示。
即：方案一通过开关J1-J8接不同的高低电平来控制输入端所置的两个一位十进制数，译码显示器U10和U13分别显示所置入的两个数。
数A直接置入四位超前进位加法器74LS283的A4-A1端，74LS283的B4-B1端接四个2输入异或门。
四个2输入异或门的一输入端同时接到开关S1上，另一输入端分别接开关J5-J8，通过开关J5-J8控制数B的输入。
当开关S1接低电平时，B与0异或的结果为B，通过加法器74LS283完成两个数A和B的相加。
当开关J1接高电平时，B与1异或的结果为B非，置入的数B在74LS283的输入端为B的反码，且74LS283的进位信号C0为1，其完成S=A+B（反码）+1，实际上其计算的结果为S=A-B完成减法运算。
由于译码显示器只能显示0-9，所以当A+B>9时不能显示，我们在此用另一片芯片74LS283完成二进制码与8421BCD码的转换，即S>9（1001）时加上6（0110）2，产生的进位信号送入译码器U12来显示结果的十位，U11 2显示结果的个位。
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二、设计任务与要求
2.扩展设计任务与要求（仅需要仿真完成） 扩展设计任务与要求 仅需要仿真完成） 设计一个4位 设计一个 位BCD码加法器 码加法器
注意：在计满10时即进位。画出逻辑图， 注意：在计满 时即进位。画出逻辑图， 时即进位 列出元件清单。 列出元件清单。
三、实验原理
1.全加器 全加器 全加器是一种由被加数 加数和来自低 被加数、 全加器是一种由被加数、加数和来自低 位的进位三者相加的运算器。 进位三者相加的运算器 位的进位三者相加的运算器。 全加器的逻辑表达式为： 全加器的逻辑表达式为：
C= S3S2+S3S1
仿真软件Multisim7的简要说明 的简要说明 仿真软件
四、实验仪器、设备与器件 实验仪器、
1. 电子技术综合实验箱； 电子技术综合实验箱； 2.集成电路：74LS83，74LS86，74LS00。 集成电路： 集成电路 ， ， 。 3.共阴极 共阴极LED数码管。 数码管。 共阴极 数码管
五、实验内容及步骤
1.按基本设计任务与要求设计出的电路，若需要仿 按基本设计任务与要求设计出的电路， 按基本设计任务与要求设计出的电路 则用Multisim 7进行软件仿真。 进行软件仿真。 真，则用 进行软件仿真 2.在实验仪上安装电路，检查实验电路接线无误之 在实验仪上安装电路， 在实验仪上安装电路 后接通电源。 后接通电源。 3.测试全加器的功能。记录实验结果。 测试全加器的功能。 测试全加器的功能 记录实验结果。 4.测试转换器的功能。 测试转换器的功能。 测试转换器的功能 实验时通过开关输入余3码 实验时通过开关输入余 码，通过观察发光二极管 的状态，记录转换结果填入表中。 的状态，记录转换结果填入表中。
加法器及译码显示电路
一、实验目的
1.掌握二进制加法运算。 掌握二进制加法运算。 掌握二进制加法运算 2.掌握全加器的逻辑功能。 掌握全加器的逻辑功能。 掌握全加器的逻辑功能 3.熟悉集成加法器及其使用方法。 熟悉集成加法器及其使用方法。 熟悉集成加法器及其使用方法 4.掌握七段译码器和数码管的使用。 掌握七段译码器和数码管的使用。 掌握七段译码器和数码管的使用
Ci+1 = ( Ai ⊕ Bi )Ci + Ai Bi
Si = Ai ⊕ Bi ⊕Ci
三、实验原理
表2全加器的功能表 全加器的功能表 Ai 0 0 0 0 1 1 1 1 Bi 0 0 1 1 0 0 1 1 Ci 0 1 0 1 0 1 0 1 Si 0 1 1 0 1 0 0 1 Ci+1 0 0 0 1 0 1 1 1
五、实验内容及步骤
5.在实验内容 的基础上，再进一步完成译码显示功 在实验内容4的基础上 在实验内容 的基础上， 能。 6.按扩展设计任务与要求设计的电路，用Multisim 7 按扩展设计任务与要求设计的电路， 按扩展设计任务与要求设计的电路 进行软件仿真。 进行软件仿真。
六、实验报告要求
1. 实验目的； 实验目的； 2. 设计过程； 设计过程； 3. 实验仪器与器材； 实验仪器与器材； 4. 实验内容与步骤； 实验内容与步骤； 5. 画出逻辑图； 画出逻辑图； 6. 对实验结果进行分析； 对实验结果进行分析； 7. 思考题； 思考题； 8. 实验体会。 实验体会。
二、设计任务与要求 1.基本设计任务与要求 ⑴设计一个一位二进制全加器
实现。 要求用74LS00和74LS86实现。 码的转换， 要求用74LS83实现余3码至8421码的转换， 所示。 将余3码转换成8421码的真值表如表1所示。
⑵设计一个余3码至8421码的转换电路
码转换成8421码的真值表 表1 余3码转换成 码转换成 码的真值表 A B C 0 0 0 0 0 1 1 1 1 1 0 1 1 1 1 0 0 0 0 1 1 0 0 1 1 0 0 1 1 0 D 1 0 1 0 1 0 1 0 1 0 W X Y Z 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 1 0 1 0 1
器件引脚图
74LS00
74LS86
74LS83
74LS47
数字电子技术实验箱的介绍
83
00
86
实验所用芯片位置排列
共阳数码管
74LS00
74LS47 74LS86
74LS83
逻辑图如图所示
修正信号方程为 C=CO+S3S2+S3S1
十位 S3 CO
个位
S2
S1
S0 CI
74283（2） （ ）
A3 A2 A1 A0 B3 B2 B1 B0
Σ3 Σ2 Σ1 Σ0
D C B A
Co
74LS83 74LS83
七、思考题
1.用74LS83能否实现 用 能否实现8421码转换为余 码转换为余3 能否实现 码转换为余 码的转换？ 码的转换？ 2.画出用 画出用74LS48和共阴极 和共阴极LED数码管实 画出用 和共阴极 数码管实 现一个译码显示电路。 现一个译码显示电路。
二、设计任务要求
⑶用74LS47和共阳极LED数码管组成译码显 示电路 在74LS83实现余3码至8421码的转换的
基础上，再进一步完成译码显示功能。 基础上，再进一步完成译码显示功能。表1中W， 作为译码器的输入， X，Y，Z作为译码器的输入，将译码器的输出接 至数码管，显示十进制数码。 至数码管，显示十进制数码。
A3 A2 A1 A0
B3 B2 B1 B0
&
S1 S0 S3S2 00 00 0 01 0 11 1 10 0
≥1
01 0 0 1 0
11 0 0 1 1
10 0 0 1 1 S3 S2 S1 S0 CO
&
C
74283（1） （ ） A3 A2 A1 A0 A3 A2 A1 A0
CI
B3 B2 B1 B0 B3 B2 B1 B0