PWM信号发生器的设计程序(veriloghdl)
3.PWM信号发生器设计
第一期可编程逻辑设计培训研讨 2013年1月 湖北武汉
4
华中科技大学 国家电工电子实验教学示范中心
PWM信号发生器实验
• *编写TestBench并在ModelSim中仿真
`timescale 1ns/1ps module testbench; reg clk; reg [7:0] data; wire pwm; initial begin clk = 1'b1; data = 8'd0; pwm_t = 1'b0; #100000 data = 8'd32; #100000 data = 8'd64; #100000 data = 8'd128; #100000 data = 8'd160; #100000 data = 8'd192; #100000 data = 8'd224; #100000 data = 8'd255; #100000 $stop(); end always begin #20 clk = ~clk; end pwm pwm_inst(.clk(clk), .data(data), .pwm(pwm)); endmodule
• 编写并添加按键驱动和显示占空比的逻辑 • 下载至EDA-CPLD板上，并用示波器观察
第一期可编程逻辑设计培训研讨 2013年1月 湖北武汉 5 华中科技大学 国家电工电子实验教学示范中心
实验过程（自编）
• 直接在ModelSim ALTERA STARTER EDITION 6.5b 中进行编写、访真即可。 新建三个文件，
module pwm( input clk, input [7:0] data, output pwm ); reg [7:0] cnt; always@(posedge clk) begin cnt <= cnt + 1’b1; end always@(posedge clk) begin pwm <= (data > cnt); end endmodule
基于VerilogHDL设计的PWM输出控制
综合之后的逻辑仿真的元件库。
５） 编 程 语 言 接 口 （ ＰＬＩ） 是 Ｖｅｒｉｌｏｇ 语 言 最 重
要的特性之一， 它使得设计者可以通过自己编写 Ｃ
代码来访问 Ｖｅｒｉｌｏｇ 内部的数据结构。设计者可以
使用 ＰＬＩ 按照自己的需要来配置 Ｖｅｒｉｌｏｇ ＨＤＬ 仿真
［３］ Ｓａｍｉｒ Ｐａｌｎｉｔｋａｒ． Ｖｅｒｉｌｏｇ ＨＤＬ Ａ Ｇｕｉｄｅ ｔｏ Ｄｉｇｉｔａｌ Ｄｅｓｉｇｎ ａｎｄ Ｓｙｎｔｈｅｓｉｓ Ｓｅｃｏｎｄ Ｅｄｉｔｉｏｎ［Ｍ］．２００４．
（ 下转第 ３８ 页）
３８
井冈山学院学报（ 自然科学）
第 ２８ 卷第 １２ 期
２ 结论
数据挖掘过程可视化与交互式一般内容的建 构为实现具有过程可视化和交互式支持的数据挖 掘系统提供了功能需求规格。同时， 以过程对象和 过程粒度等概念为基础给出的粗细选择参考方案 为考虑系统实现规模指明了思路。今后的研究要在 细分化、层次化、实用化上做进一步的探讨和实践。 参考文献
［摘要］ 介绍了一种利用硬件描述语言 Ｖｅｒｉｌｏｇ ＨＤＬ 设计 ＰＷＭ 输出控制的方法， 用以实现电机控制、交流检测等 功能。并以电机控制为例， 重点对硬件电路和软件设计进行了论述。与纯硬件电路相比， 硬件描述语言 Ｖｅｒｉｌｏｇ ＨＤＬ 设计的电路可以根据需要随时进行改变， 使得电路的实时性和设计弹性得到了较大的提高。 ［关键词］ Ｖｅｒｉｌｏｇ ＨＤＬ； ＰＷＭ； 设计方法 ［中图分类号］ ＴＰ３３４．３ ［文献标识码］ Ａ ［文章编号］ １６７３－ ４７１８ （ ２００７） １２－ ００３０－ ０３
０ 引言
ＰＷＭ 是脉冲宽度调制 （ Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａ－ ｔｉｏｎ） 的简称。脉冲宽度调制产生电路， 通常称为 ＰＷＭ 电路， 是利用半导体功率晶体管或 ＩＧＢＴ 等开 关器件的导通和关断， 把直流电压变成电压脉冲 列， 控制电压脉冲的宽度或周期以达到变压变频目 的的一种变换电路。针对通常采用的单片机对 ＰＷＭ 输出控制实时性差的缺点， 本文采用 ＡＬＴＥＲＡ 公司 的 ＭＡＸ９０００ 系列芯片， 运用 Ｖｅｒｉｌｏｇ ＨＤＬ 语 言 编 程 ， 通 过 ＱｕａｒｔｕｓⅡ开 发 平 台 ， 设 计 了 ＰＷＭ 输 出 控 制系统， 这种设计方法使系统的设计弹性得到较大 的提高。
脉宽调制PWM的VHDL实现
COMPONENT lpm_compare
GENERIC (
lpm_representation
: STRING;
lpm_type
: STRING;
lpm_width
: NATURAL
4/6
); PORT (
dataa : IN STD_LOGIC_VECTOR (7 DOWNTO 0); datab : IN STD_LOGIC_VECTOR (7 DOWNTO 0); AgB : OUT STD_LOGIC ); END COMPONENT;
pwm_output : out std_logic ); end PWM;
architecture behav of PWM is
signal Triangle_data : std_logic_vector( 7 downto 0 ); 5/6
signal pwm_data : std_logic;
一、实验原理
PWM 的设计
二、系统描述
CLK
三角波发生器
Data[0...7]
输出 比较器
图 1 PWM 原理图
三、模块设计
1/6
四、实验结果
五、问题与展望
图 2 PWM 仿真波形图
2/6
附源代码
LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.std_logic_arith.all; USE ieee.std_logic_unsigned.all;
component Triangle is port( rst : in std_logic; clk : in std_logic; tri_data : out std_logic_vector ( 7 downto 0 ) );
pwm信号发生器.实验报告
EDA实验报告学院：电气学院班级：电科1班学号：12401720126姓名：刘明煌实验三PWM信号发生器的设计1.实验目的(1)进一步熟悉掌握Quartus H。
(2)进一步熟悉和掌握GW48-CK或其他EDA实验开发系统的应用。
(3)学习和掌握VHDL进程语句和元件例化语句的使用。
2.实验内容设计并调试好PWM信号发生器电路PWM.VHD,并用GW48-CK或其他EDA实验开发系统进行硬件验证。
3.实验条件(1)开发软件：Quartus H。
(2)实验设备：GW48-CK EDA实验开发系统。
(3)拟用芯片：EP2C8Q208C8N。
4.实验设计1) 系统原理框图为了简化设计并便于显示，本信号发生器电路PWM的设计分为两个层次，其底层电路可，再由包括两个完全相同的加载加法计数器LCNT8而成。
PWM电路图2) VHDL程序PWM信号发生器的底层和顶层电路均采用VHDL文本输入，有关VHDL程序如下。
加载加法计数器LCNT8的VHDL源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY LCNT8 ISPORT(CLK ,L D:IN STD_LOGIC;D:IN INTEGER RANGE 0 TO 255;CAO:OUT STD_LOGIC);END ENTITY LCNT8;ARCHITECTURE ART OF LCNT8 ISSIGNAL COUNT:INTEGER RANGE 0 TO 255;BEGINIF CLKEVENT AND CLK=1THENIF LD=1THEN COUNT<=D;ELSE C0UNT<=C0UNT+1;END IF;END IF;END PROCESS;PROCESS(COUNT) ISBEGINIF COUNT=255 THEN CAO<=1;ELSE CAO<=0END IF;END PROCESS;END ARCHITECTURE ART;PWM信号发生器的VHDL源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY PWM ISPORT(CLK:IN STD_LOGIC;A,B:IN STD_LOGIC_VECTOR(7 DOWNTO 0);PWM:OUT STD_LOGIC);END ENTITY PWM;ARCHITECTURE ART OF PWM ISCOMPONENT LCNT8 ISPORT(CLK ,L D:IN STD_LOGIC;D:IN STD_LOGIC_VECTOR(7 DOWNTO 0);CAO:OUT STD_LOGIC);END COMPONENT LCNT8;SIGNAL CAO1,CAO2:STD_LOGIC;SIGNAL LD1,LD2:STD_LOGIC;SIGNAL SPWM:STD_LOGIC;BEGINU1:LCNT8 PORT MAP(CLK=>CLK,LD=>LD1,D=>A,CAO=>CAO1);U2:LCNT8 PORT MAP(CLK=>CLK,LD=>LD2,D=>B,CAO=>CAO2);PROCESS(CAO1,CAO2)ISBEGINIF CAO1='1'THEN SPWM<='0';ELSIF CAO2'EVENT AND CAO2='1'THEN SPWM<='1';END IF;END PROCESS;LD1<=NOT SPWM;LD2<=SPWM;PWM<=SPWM;END ARCHITECTURE ART;3）工程编译后:4）仿真波形设置本程序包括两个程序，因此先进行底层的加载加法计数器 LCNT8的仿真，在进行顶层 PWM 的仿真，下图为 PWM 的 输入设置及可能结果估计图。
PWM信号发生器的设计——毕业设计论文
PWM信号发生器的设计实验/上机报告一、实验目的1、掌握序列发生器和检测器的工作原理；2、初步学会用状态机进行数字系统设计。
二、实验环境Quartus II 7.0 开发系统三、实验内容用状态机设计实现串序列检测器设计，可以用原理图输入法设计序列信号发生器，要求产生序列：0111010011011010；再进行检测设计，若检测到序列：11010则输出为“1”，否则输出为“0”。
并对其进行仿真和硬件测试。
四、实验过程本实验可以分为两部分来设计。
第一步设计序列信号发生器，在这里可以采用模16的计数器74LS161来产生模16的计数，并由它的4位输出可以产生16种状态，由此可以用来设计序列产生器，也可以采用状态机产生序列，本实验用状态机产生序列。
第二步设计序列检测器，这里用状态机设计，如果为真输出1，为假输出为0；第三步设计串行转并行输出，将序列并行输出在LED管上显示。
第四步是设计一个计数脉冲，记录出现所需要的序列的次数。
第五步是将所有模块连接起来，构成一个完整的序列发生和检测设计器。
实验代码：1、序列发生器library ieee;use ieee.std_logic_1164.all;entity xulie_produce is—序列产生电路port(clk,reset:in std_logic;comb_outputs:out std_logic);--序列输出end xulie_produce;architecture behav of xulie_produce istype fsm_st is (s0,s1,s2,s3,s4,s5,s6,s7,s8,s9,s10,s11,s12,s13,s14,s15);--状态设计signal current_state,next_state:fsm_st;beginreg:process(reset,clk)—主控时序进程beginif reset ='1'then current_state<=s0;elsif clk='1'and clk'event thencurrent_state<=next_state;end if;end process;com:process(current_state)—主控组合进程begincase current_state iswhen s0 => comb_outputs<='0';next_state<=s1; when s1 => comb_outputs<='1';next_state<=s2; when s2 => comb_outputs<='1';next_state<=s3; when s3 => comb_outputs<='1';next_state<=s4; when s4 => comb_outputs<='0';next_state<=s5; when s5 => comb_outputs<='1';next_state<=s6; when s6 => comb_outputs<='0';next_state<=s7; when s7 => comb_outputs<='0';next_state<=s8; when s8 => comb_outputs<='1';next_state<=s9; when s9 => comb_outputs<='1';next_state<=s10; when s10 => comb_outputs<='0';next_state<=s11; when s11 => comb_outputs<='1';next_state<=s12; when s12 => comb_outputs<='1';next_state<=s13; when s13 => comb_outputs<='0';next_state<=s14; when s14 => comb_outputs<='1';next_state<=s15; when s15 => comb_outputs<='0';next_state<=s0; end case;end process;end behav;2、序列检测器library ieee;use ieee.std_logic_1164.all;entity s_machine is—序列检测电路port(clk,reset:in std_logic;state_inputs:in std_logic;--状态转移控制comb_outputs:out std_logic);检测结果输出end s_machine;architecture behav of s_machine istype fsm_st is (s0,s1,s2,s3,s4,s5);signal current_state,next_state:fsm_st;beginreg:process(reset,clk)主控时序进程beginif reset ='1'then current_state<=s0;elsif clk='1'and clk'event thencurrent_state<=next_state;end if;end process;com:process(current_state,state_inputs)—主控组合进程begincase current_state iswhen s0 => comb_outputs<='0';if state_inputs='1' then next_state<=s1;else next_state<=s0;end if;when s1 => comb_outputs<='0';if state_inputs='1' then next_state<=s2;else next_state<=s0;end if;when s2 => comb_outputs<='0';if state_inputs='0' then next_state<=s3;else next_state<=s2;end if;when s3 => comb_outputs<='0';if state_inputs='1' then next_state<=s4;else next_state<=s0;end if;when s4 => comb_outputs<='0';if state_inputs='0' then next_state<=s5;else next_state<=s2;end if;when s5 => comb_outputs<='1';--检测到11010输出1 if state_inputs='0' then next_state<=s0;else next_state<=s1;end if;end case;end process;end behav;3、串行输出变并行输出library ieee;use ieee.std_logic_1164.all;entity shift is –串行变并行电路port(clk,load,a:in std_logic;din :out std_logic_vector(7 downto 0));--并行输出end shift;architecture behav of shift isbeginprocess(clk,load,a)variable reg8 :std_logic_vector(7 downto 0);beginif clk'event and clk='1'thenif load='1'then reg8(7 downto 1):=reg8(6 downto 0);--load为1时开始装载reg8(0):=a;end if;end if;din<=reg8;end process;end behav;4、计数器设计LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY CNTM IS –计数电路PORT (CLK,RST,EN:IN STD_LOGIC;a,b,c:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END CNTM;ARCHITECTURE behav OF CNTM ISsignal a1,b1,c1:std_logic_vector(3 downto 0); BEGINPROCESS (CLK,RST,EN)VARIABLE N :INTEGER RANGE 0 TO 1000;BEGINIF RST ='1' THEN N:=0;ELSIF CLK 'EVENT AND CLK='1' THENIF EN = '1' THENIF N<100 THEN N:=N+1;--设计为100计数ELSE N:=0;END IF;END IF;END IF;a1<=conv_std_logic_vector((N/100),4);b1<=conv_std_logic_vector(((N/10)mod 10),4); c1<=conv_std_logic_vector((N mod 10),4);a<=a1;b<=b1;c<=c1;END PROCESS;实验步骤：1、建立工作库文件和编辑设计文件（1）在D盘新建一个文件夹用来保存工程文件（2）打开QuartusⅡ8.0软件，选择菜单File->New->VHDL File，点击OK后在打开的界面下输入已经设计好的程序。
基于Verilog HDL设计的PWM输出控制
Ｅ ａ ｐ ｘｌ ｐ ｍ ｒ
‘
、
．
文 件
且 ． ｋ ｆ －…
一
’ ｖｈ－ ，ｌ ｌ
“
—■ ＿
＿■ ． ・＿ｒ
。
ｎｒ
原理 图
～
≮ ． ． ．
一
～ 一 … …
／
●一
崮
文 件 文 件 文件 文 件 文 件
｝ 一 １ Ｉ ．１
Ｐ ＷＭ 电路 ， 是利 用半 导体 功 率 晶体 管 或 Ｉ Ｂ Ｇ Ｔ等开
关 器 件 的 导 通 和关 断 ，把 直 流 电压 变 成 电压 脉 冲
图 １ Ｐ Ｍ 输 出 控 制 原 理 图 Ｗ
列， 控制 电压脉 冲 的宽 度或 周 期 以达 到 变压 变频 目 的的一种 变换 电路 。 对通 常采 用 的单片机 对 Ｐ 针 ＷＭ
成减 １ 功能 。输 出信号 Ｏ Ｔ接蜂 鸣器 （ 可 以接 示 Ｕ 也
波器观 察波形 ） 行检测 。原理 图如 图 １ 进 所示 。
Ｑ ａ ｕ Ｉ是一种比较实用的 Ｅ Ａ软件 ，它具有原 ｕｒ ｓＩ ｔ Ｄ
理 图输入 和文本 输入 两种方 式 ， 图 ２所示【 如 ” 。
Ｑｕｎ ｓ Ｉ ａ ｕ Ｉ 模 块 编 辑
【 关键词】Ｖ ｒｏ Ｌ；Ｗ 设计方法 ｅｌｇＨＤ Ｐ Ｍ； ｉ 【 中图分类号】Ｔ ３ ４３ Ｐ ３． ［ 文献标识码】Ａ ［ 文章编号】１７ —７ ８ （０ ７ ２ ０ ３ — ３ ６ ３ ４ １ ２０ ）１— ００ ０
ＶＣ Ｃ
０ 引言
Ｐ ＷＭ 是 脉 冲宽 度 调 制 （ ｕ ｅ Ｗｉｔ Ｍｏｕａ Ｐ ｌ ｄｈ ｄ ｌ— ｓ ｔｎ ｉ ）的简 称 。脉 冲宽 度 调制 产 生 电路 ，通 常 称 为 ｏ
pwm信号发生器的设计
pwm 信号发生器的设计
脉冲宽度调制（Pulse Width ModulaTIon.PWM）控制技术以其控制简
单、灵活和动态响应好的优点而成为电力电子技术和模拟信号数字传输通信领域最广泛应用的控制方式，因此研究基于PWM 技术的脉冲宽度及周期可
调的信号发生器具有十分重要的现实意义。
这篇文章主要就是说明计数器计算时钟脉冲的上升沿个数，再通过输出电平反复翻转得到计数个数（脉冲宽度）可控的PWM 信号。
为了使本次设计产生的PWM 信号能用于频率稳定度高的晶振，故在系统设计中添加了一个分频模块，因此PWM 信号发生器由分频器和信号发
生器两个部分组成。
其组成框图如图2.1 所示
PWM 信号发生器的总体设计流程图如图2.2 所示。
基于FPGA的正弦波PWM信号发生器的设计
中设 计 出 了 Ｐ ＷＭ 信号发 生器 ， 个 系统可 以 实现 频 率、 整 幅度 均 可调 的信 号输 出。在 产 生 某一频 率 信 号 时 ， 采样脉 冲 的周期 保持 不 变 ， 让 在每 一个 采样 周期 内改 变一 次 占空比 ， 变的规 律按 正 弦表 改
变化 ； 产生 高低 不 同频 率的信 号 时 ， 了降低 对 滤波 电路 的 复杂度 ， 用插 空法使得 输 出的 Ｐ 在 为 采 ＷＭ
ＹＡＯ ｎ — ｉｎ ＣＨＥＮ ｎ －ｏ ｇ Ｈｏ ｇ ｑａ ｇ， Ｒｏ ｇ ｒ ｎ
（ ｃｏｌ ｆ ｎｅｎｔ ｆ ｈ ｇ ｏ ｎｉｅｒ ｇ Ｊ ｎｎｎＵ ｉ ｒ ｔ， ｘ ２４ ２ ，Ｃ ｉａ Ｓｈｏ ｏ Ｉｔ ｅ ｏ ｉ ｓ ｆ ｇｎｅ ｎ ， ａｇａ ｎｖ ｓｙ Ｗｕｉ １１２ ｈｎ ） ｒ Ｔ ｎ Ｅ ｉ ｉ ｅｉ
关键 词 ： 号发 生器 ； 信 现场 可编 程 门阵列 ； 冲 宽度调 制 脉 中图分 类号 ：Ｎ ７ ７ 文献 标识 码 ： Ｔ ８ Ａ 文章 编号 ：６ １ １７ ２ １ ）３— ２ ６— ４ １７ —７ ４ （０ ２ ０ ０ ８ ０ Ｄｅ ｉ ｎ ｏ ｉ ｅ Ｗ ａ ｅ ＰＷ Ｍ ｉ ｎ ｌＧｅ ｒ ｔ ｒ Ｂａ ｅ ｎ ＦＰＧＡ ｓｇ ｆ Ｓ ｎ － ｖ Ｓ ｇ ａ ｎｅ ａ ｏ ｓ ｄ ｏ
ｓ ｎ ｔｅＰ ｉ ａ ｇ ｎ ｒｔ ．Ｆｎ ｌ ｙｔｍ ｃ ｎａｈｅ ｅａｊ ｓ ｂｅｆ ｑ ｅ ｃ ｄａ ｐｉ ｄ ｕｐ ｔ ｉ ａ．Ｇ ｎ ｒ ｉｇａ ｉ ＷＭ ｓ ｎ ｌ ｅ ｅａ ｒ ｉ ｌ ｓｓ ａ ｃ ｉ ｄ ｔ ｌ ｒ ｕ ｎ ｙａ ｍ ｌｕ ｅｏ ｔ ｇ １ ｅ ｅａ ｎ ｇ ｈ ｇ ｏ ａｙ ｅ ｖ ｕ ａ ｅ ｎ ｔ ｕｓｎ ｔ
第 １ 卷 第 ３期 １
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
PWM信号发生器的设计程序
module pwmgen(clk,rst,ce,addr,write,wrdata,read,bytesel,rddata,pwm); input clk,rst,ce;
input [1:0]addr;
input write,read;
input[31:0]wrdata;
output[31:0]rddata;
input[31:0]bytesel;
output pwm;
reg[31:0]clk_div_reg,duty_cycle_reg;
reg control_reg;
reg clk_div_reg_sel,duty_cycle_reg_sel,control_reg_sel;
reg[31:0]pwm_cnt,rddata;
reg pwm;
wire pwm_ena;
always@(addr)
begin
clk_div_reg_sel<=0;duty_cycle_reg_sel<=0;control_reg_sel<=0; case(addr)
2'b00:clk_div_reg_sel<=1;
2'b01:duty_cycle_reg_sel<=1;
2'b10:control_reg_sel<=1;
default:
begin
clk_div_reg_sel<=0;
duty_cycle_reg_sel<=0;
control_reg_sel<=0;
end
endcase
end
always@(posedge clk or negedge rst)
begin
if(rst==1'b0)
clk_div_reg=0;
else
begin
if(write & ce & clk_div_reg_sel)
begin
if(bytesel[0])
clk_div_reg[7:0]=wrdata[7:0];
if(bytesel[1])
clk_div_reg[15:8]=wrdata[15:8];
if(bytesel[2])
clk_div_reg[23:16]=wrdata[23:16];
if(bytesel[3])
clk_div_reg[31:24]=wrdata[31:24];
end
end
end
always@(posedge clk or negedge rst)
begin
if(rst==1'b0)
duty_cycle_reg=0;
else
begin
if(write&ce&duty_cycle_reg_sel)
begin
if(bytesel[0])
duty_cycle_reg[7:0]=wrdata[7:0];
if(bytesel[1])
duty_cycle_reg[15:8]=wrdata[15:8];
if(bytesel[2])
duty_cycle_reg[23:16]=wrdata[23:16];
if(bytesel[3])
duty_cycle_reg[31:24]=wrdata[31:24];
end
end
end
always@(posedge clk or negedge rst)
begin
if(rst==1'b0)
control_reg=0;
else
begin
if(write & ce & control_reg_sel)
begin
if(bytesel[0])control_reg=wrdata[0];
end
end
end
always@(addr or read or clk_div_reg or duty_cycle_reg or control_reg or ce) begin
if(read & ce)
case(addr)
2'b00:rddata<=clk_div_reg;
2'b01:rddata<=duty_cycle_reg;
2'b10:rddata<=control_reg; default:rddata=32'h8888;
endcase
end
assign pwm_en=control_reg; always@(posedge clk or negedge rst) begin
if(rst==1'b0)
pwm_cnt=0;
else
begin
if(pwm_en)
begin
if(pwm_cnt>=clk_div_reg)
pwm_cnt<=0;
else
pwm_cnt<=pwm_cnt+1;
end
else
pwm_cnt<=0;
end
end
always@(posedge clk or negedge rst) begin
if(rst==1'b0);
else
begin
if(pwm_en)
begin
if(pwm_cnt<=duty_cycle_reg)
pwm<=1'b1;
else
pwm<=1'b0;
end
else
pwm<=1'b0;
end
end
endmodule。